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PLL

鎖相環(PLL: Phase-locked loops)是一種利用反饋控制原理實現的頻率及相位的同步技術，其作用是將電路輸出的時鐘與其外部的參考時鐘保持同步。當參考時鐘的頻率或相位發生改變時，鎖相環會檢測到這種變化，并且通過其內部的反饋系統來調節輸出頻率，直到兩者重新同步，這種同步又稱為“鎖相”

verilog model of a PLL

verilog model of a PLL

標簽： verilog model PLL of

上傳時間： 2017-03-25

上傳用戶：1159797854
Altera Quartus to PLL Source

Altera Quartus to PLL Source

標簽： Quartus Altera Source PLL

上傳時間： 2013-12-19

上傳用戶：kristycreasy
PLL matlab程序~~對于系統級別的PLL仿真很好~~

PLL matlab程序~~對于系統級別的PLL仿真很好~~

標簽： PLL matlab 程序仿真

上傳時間： 2013-12-26

上傳用戶：zhangjinzj
概述PLL的工作原理及完成一個簡單的例子.

概述PLL的工作原理及完成一個簡單的例子.

標簽： PLL 工作原理

上傳時間： 2017-04-12

上傳用戶：zm7516678
基于FPGA和PLL的函數信號發生器時鐘部分的實現

基于FPGA和PLL的函數信號發生器時鐘部分的實現

標簽： FPGA PLL 函數信號發生器時鐘

上傳時間： 2013-12-18

上傳用戶：lht618
這是一段PLL verilog代碼

這是一段PLL verilog代碼，是本人轉載！

標簽： verilog PLL 代碼

上傳時間： 2014-01-15

上傳用戶：星仔
This example sets up the PLL in x10/2 mode, divides SYSCLKOUT by six to reach a 25Mhz HSPCLK (assumi

This example sets up the PLL in x10/2 mode, divides SYSCLKOUT by six to reach a 25Mhz HSPCLK (assuming a 30Mhz XCLKIN). The clock divider in the ADC is not used so that the ADC will see the 25Mhz on the HSPCLK. Interrupts are enabled and the EVA is setup to generate a periodic ADC SOC on SEQ1. Two channels are converted, ADCINA3 and ADCINA2.

標簽： SYSCLKOUT example divides HSPCLK

上傳時間： 2014-01-25

上傳用戶：ljt101007
PLL in Matlab for FM Demodulation

PLL in Matlab for FM Demodulation

標簽： Demodulation Matlab PLL for

上傳時間： 2013-12-12

上傳用戶：BIBI
數字鎖相環(DPLL)技術在數字通信、無線電電子學等眾多領域得到了極為廣泛的應用。與傳統的模擬電路實現的PLL相比

數字鎖相環(DPLL)技術在數字通信、無線電電子學等眾多領域得到了極為廣泛的應用。與傳統的模擬電路實現的PLL相比，DPLL具有精度高、不受溫度和電壓影響、環路帶寬和中心頻率編程可調、易于構建高階鎖相環等優點。

標簽： DPLL PLL 數字鎖相環數字通信

上傳時間： 2013-12-18

上傳用戶：libenshu01
MAX7044是基于晶振PLL 的VHF/UHF發射器芯片

MAX7044是基于晶振PLL 的VHF/UHF發射器芯片，在300 MHz～450 MHz頻率范圍內發射OOK/ASK數據，數據速率達到100 kbps，輸出功率+13 dBm(50Ω負載)，電源電壓+2.1～+3.6 V，電流消耗在2.7 V時僅7.7 mA。工作溫度范圍一40℃～＋125℃，采用3 mm×3 mm SOT23 - 8封裝。 MAX7033是一個完全集成的低功耗CMOS超外差接收器芯片，接收頻率范圍在300 MHz～450 MHz的ASK信號。接收器射頻輸入信號范圍從一114 dBm-0dBm。MAX7033芯片內部包含有LNA、差分鏡像抑制混頻器、PLL、VCO、10.7 MHz IF限幅放大器、AGC、RSSI、模擬基帶數據信號恢復等電路。工作電壓+3.3 V或+5.0V，250μs啟動時間，低功耗模式電流消耗<3.5μA，工作溫度-40℃～＋105℃，采用TSSOP-28和薄形QFN-EP* *-32封裝。 MAXT044發射器芯片與接收器芯片MAX7033配套，適合汽車遙控、無鍵進入系統、安防系統、車庫門控制、家庭自動化、無線傳感器等應用。

標簽： 7044 MAX PLL VHF

上傳時間： 2017-05-06

上傳用戶：cuiyashuo

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PLL

verilog model of a PLL

Altera Quartus to PLL Source

PLL matlab程序對于系統級別的PLL仿真很好

概述PLL的工作原理及完成一個簡單的例子.

基于FPGA和PLL的函數信號發生器時鐘部分的實現

這是一段PLL verilog代碼

This example sets up the PLL in x10/2 mode, divides SYSCLKOUT by six to reach a 25Mhz HSPCLK (assumi

PLL in Matlab for FM Demodulation

數字鎖相環(DPLL)技術在數字通信、無線電電子學等眾多領域得到了極為廣泛的應用。與傳統的模擬電路實現的PLL相比

MAX7044是基于晶振PLL 的VHF/UHF發射器芯片