數(shù)字鎖相環(huán)(DPLL)技術(shù)在數(shù)字通信、無線電電子學(xué)等眾多領(lǐng)域得到了極為廣泛的應(yīng)用。與傳統(tǒng)的模擬電路實現(xiàn)的PLL相比，DPLL具有精度高、不受溫度和電壓影響、環(huán)路帶寬和中心頻率編程可調(diào)、易于構(gòu)建高階鎖相環(huán)等優(yōu)點。
資源簡介：數(shù)字鎖相環(huán)(DPLL)技術(shù)在數(shù)字通信、無線電電子學(xué)等眾多領(lǐng)域得到了極為廣泛的應(yīng)用。與傳統(tǒng)的模擬電路實現(xiàn)的PLL相比，DPLL具有精度高、不受溫度和電壓影響、環(huán)路帶寬和中心頻率編程可調(diào)、易于構(gòu)建高階鎖相環(huán)等優(yōu)點。
上傳時間： 2013-12-18
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資源簡介：數(shù)字鎖相環(huán)DPLL源程序，用cpld編寫，展開后文件比較多，大家請耐心使用。謝謝，多多支持
上傳時間： 2013-12-20
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資源簡介：數(shù)字鎖相環(huán)DPLL實例程序，幫助理解PLL的結(jié)構(gòu)和詳細原理
上傳時間： 2014-08-14
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資源簡介：數(shù)字鎖相環(huán)程序，適合于FM、AM開發(fā) 數(shù)字鎖相環(huán)程序，適合于FM、AM開發(fā)
上傳時間： 2015-06-20
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資源簡介：PLL是數(shù)字鎖相環(huán)設(shè)計源程序, 其中, Fi是輸入頻率(接收數(shù)據(jù)), 數(shù)字鎖相技術(shù)在通信領(lǐng)域應(yīng)用非常廣泛，本例用VHDL描述了一個鎖相環(huán)作為參考，源碼已經(jīng)調(diào)試過。編譯器synplicty.Fo(Q5)是本地輸出頻率. 目的是從輸入數(shù)據(jù)中提取時鐘信號(Q5), 其頻率與數(shù)據(jù)速率一致,...
上傳時間： 2013-12-31
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資源簡介：PLL是數(shù)字鎖相環(huán)設(shè)計源程序, 其中, Fi是輸入頻率(接收數(shù)據(jù)), Fo(Q5)是本地輸出頻率. 目的是從輸入數(shù)據(jù)中提取時鐘信號(Q5), 其頻率與數(shù)據(jù)速率一致, 時鐘上升沿鎖定在數(shù)據(jù)的上升和下降沿上；頂層文件是PLL.GDF
上傳時間： 2014-06-09
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資源簡介：比較好的技術(shù)文章《基于VHDL的全數(shù)字鎖相環(huán)的設(shè)計》有關(guān)鍵部分的源代碼。
上傳時間： 2013-12-24
上傳用戶：362279997
資源簡介：技術(shù)文章《自采樣比例積分控制全數(shù)字鎖相環(huán)的性能分析和實現(xiàn)》有一定參考價值
上傳時間： 2015-08-21
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資源簡介：智能全數(shù)字鎖相環(huán)的設(shè)計用VHDL語言在CPLD上實現(xiàn)串行通信
上傳時間： 2014-01-08
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資源簡介：本文在說明全數(shù)字鎖相環(huán)的基礎(chǔ)上，提出了一種利用FPGA設(shè)計一階全數(shù)字鎖相環(huán)的方法，并 給出了關(guān)鍵部件的RTL可綜合代碼，并結(jié)合本設(shè)計的一些仿真波形詳細描述了數(shù)字鎖相環(huán)的工作過程，最后對一些有關(guān)的問題進行了討論。
上傳時間： 2014-01-10
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資源簡介：數(shù)字鎖相環(huán)路原理與應(yīng)用:全數(shù)字鎖相環(huán)。根據(jù)本資料可以自己編寫代碼在計算機上模擬實現(xiàn)。
上傳時間： 2016-11-01
上傳用戶：edisonfather
資源簡介：使用VHDL語言進行設(shè)計DPLL（數(shù)字鎖相環(huán)）的相關(guān)文件
上傳時間： 2013-12-25
上傳用戶：Miyuki
資源簡介：基于鎖相環(huán)Top-down的建模方法在MATLAB環(huán)境下建立數(shù)字鎖相環(huán)完整的仿真模型，并用SIMULINK對數(shù)字鎖相環(huán)的仿真模型進行仿真。
上傳時間： 2014-01-15
上傳用戶：大三三
資源簡介：數(shù)字式調(diào)頻收音機設(shè)計 介紹利用數(shù)字鎖相頻率合成技術(shù)構(gòu)成收音機的電調(diào)諧部分并闡述了收音機的調(diào)臺、選臺、搜索與存儲等功能的電路設(shè)計原理,著重介紹了用收音機集成芯片CXA1019S構(gòu)成的FM電路、頻率合成器芯片BU2614構(gòu)成的鎖相環(huán)電路。
上傳時間： 2013-12-16
上傳用戶：ouyangtongze
資源簡介：一個實現(xiàn)簡單的數(shù)字鎖相環(huán)Verilog代碼，本人借鑒網(wǎng)上現(xiàn)有的代碼后經(jīng)修改在Cyclone II上調(diào)通實現(xiàn)，里面有ModelSim仿真成功的波形圖
上傳時間： 2014-01-22
上傳用戶：003030
資源簡介：PLL是數(shù)字鎖相環(huán)設(shè)計源程序, 其中, Fi是輸入頻率(接收數(shù)據(jù)), Fo(Q5)是本地輸出頻率. 目的是從輸入數(shù)據(jù)中提取時鐘信號(Q5), 其頻率與數(shù)據(jù)速率一致, 時鐘上升沿鎖定在數(shù)據(jù)的上升和下降沿上； 頂層文件是PLL.GDF
上傳時間： 2017-07-24
上傳用戶：璇珠官人
資源簡介：鎖相技術(shù)相關(guān)專輯 38冊 209M數(shù)字鎖相環(huán)原理與應(yīng)用.pdf
上傳時間： 2014-05-05
上傳用戶：時代將軍
資源簡介：鎖相技術(shù)相關(guān)專輯 38冊 209M用數(shù)字鎖相環(huán)電路實現(xiàn)高精度寬范圍頻率控制.pdf
上傳時間： 2014-05-05
上傳用戶：時代將軍
資源簡介：用一片CPLD實現(xiàn)數(shù)字鎖相環(huán),用VHDL或V語言
上傳時間： 2013-05-27
上傳用戶：hewenzhi
資源簡介：基于FPGA實現(xiàn)的一種新型數(shù)字鎖相環(huán)
上傳時間： 2013-08-07
上傳用戶：2467478207
資源簡介：基于FPGA的全數(shù)字鎖相環(huán)設(shè)計,內(nèi)有設(shè)計過程和設(shè)計思想
上傳時間： 2013-08-13
上傳用戶：fqscfqj
資源簡介：基于FPGA設(shè)計數(shù)字鎖相環(huán)，提出了一種由微分超前/滯后型檢相器構(gòu)成數(shù)字鎖相環(huán)的Verilog-HDL建模方案
上傳時間： 2013-08-19
上傳用戶：Huge_Brother
資源簡介：關(guān)于數(shù)字鎖相環(huán)的一點東西,可以下來看看\r\n
上傳時間： 2013-08-26
上傳用戶：7891
資源簡介：用VHDL寫的數(shù)字鎖相環(huán)程序 PLL.vhd為源文件 PLLTB.vhd為testbench
上傳時間： 2014-01-20
上傳用戶：zwei41
資源簡介：數(shù)字瑣相環(huán)DPLL的VERLOG代碼，MODELSIM下的工程，有測試文件
上傳時間： 2014-01-13
上傳用戶：Thuan
資源簡介：用verilog語言編寫的全數(shù)字鎖相環(huán)的源代碼,基于fpga平臺
上傳時間： 2015-06-13
上傳用戶：wanqunsheng
資源簡介：關(guān)于數(shù)字鎖相環(huán)的使用，結(jié)合FM,AM的使用來說明
上傳時間： 2013-12-29
上傳用戶：蟲蟲蟲蟲蟲蟲
資源簡介：全數(shù)字鎖相環(huán)ＶＨＤＬ描述并實現(xiàn)功能仿真，另附有圖形說明
上傳時間： 2014-01-13
上傳用戶：shawvi
資源簡介：直接式數(shù)字鎖相環(huán)頻率合成器.用ELANIX公司SYSTEMVIEW運行.
上傳時間： 2015-07-18
上傳用戶：妄想演繹師
資源簡介：一種改進的全數(shù)字鎖相環(huán)設(shè)計 一種改進的全數(shù)字鎖相環(huán)設(shè)計
上傳時間： 2013-12-24
上傳用戶：stampede
