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  • 合成孔徑激光雷達中微弱信號噪聲分析與處理

    關于合成孔徑激光雷達中微弱光電信號的檢測技術,分析了Pin光電二極管的主要噪聲來源,設計了偏置電路和濾波電路;鑒于高頻效應的影響,合理使用電磁屏蔽等措施。

    標簽: 合成孔徑 激光雷達 微弱信號 噪聲分析

    上傳時間: 2014-12-30

    上傳用戶:thinode

  • LTC3207,LTC3207-1用戶指南

      The LTC®3207/LTC3207-1 is a 600mA LED/Camera driverwhich illuminates 12 Universal LEDs (ULEDs) and onecamera fl ash LED. The ULEDs are considered universalbecause they may be individually turned on or off, setin general purpose output (GPO) mode, set to blink at aselected on-time and period, or gradate on and off at aselected gradation rate. This device also has an externalenable (ENU) Pin that may be used to blink, gradate, orturn on/off the LEDs without using the I2C bus. This may beuseful if the microprocessor is in sleep or standby mode. Ifused properly, these features may save valuable memoryspace, programming time, and reduce the I2C traffi c.

    標簽: 3207 LTC 用戶

    上傳時間: 2014-01-04

    上傳用戶:LANCE

  • Cadence 應用注意事項

    Cadence 應用注意事項             1、 PCB 工藝規(guī)則             以下規(guī)則可能隨中國國內加工工藝提高而變化             1.1. 不同元件間的焊盤間隙:大于等于 40mil(1mm),以保證各種批量在線焊板的需要。             1.2. 焊盤尺寸:粘錫部分的寬度保證大于等于 10mil(0.254mm),如果焊腳(Pin)較高,應             修剪;如果不能修剪的,相應焊盤應增大…..             1.3. 機械過孔最小孔徑:大于等于 6mil(0.15mm)。小于此尺寸將使用激光打孔,為國內 ****************************************************************************************      各種化工 石油 電子 制造 機械 編程 紡織等等各類電腦軟件, 歡迎咨詢   ------------------------------------------------------------------------------------      聯(lián)系QQ:1270846518       Email: gjtsoft@qq.com      即時咨詢或留言:http://gjtsoft.53kf.com      電話: 18605590805    短信發(fā)送軟件名稱, 我們會第一時間為您回復 ****************************************************************************************             大多數 PCB廠家所不能接受。             

    標簽: Cadence 注意事項

    上傳時間: 2013-10-19

    上傳用戶:黃蛋的蛋黃

  • Allegro FPGA System Planner中文介紹

      完整性高的FPGA-PCB系統(tǒng)化協(xié)同設計工具   Cadence OrCAD and Allegro FPGA System Planner便可滿足較復雜的設計及在設計初級產生最佳的I/O引腳規(guī)劃,并可透過FSP做系統(tǒng)化的設計規(guī)劃,同時整合logic、schematic、PCB同步規(guī)劃單個或多個FPGA Pin的最佳化及l(fā)ayout placement,借由整合式的界面以減少重復在design及PCB Layout的測試及修正的過程及溝通時間,甚至透過最佳化的Pin mapPing、placement后可節(jié)省更多的走線空間或疊構。   Specifying Design Intent   在FSP整合工具內可直接由零件庫選取要擺放的零件,而這些零件可直接使用PCB內的包裝,預先讓我們同步規(guī)劃FPGA設計及在PCB的placement。  

    標簽: Allegro Planner System FPGA

    上傳時間: 2013-11-06

    上傳用戶:wwwe

  • MAX338/MAX339的英文數據手冊

      本軟件是關于MAX338, MAX339的英文數據手冊:MAX338, MAX339   8通道/雙4通道、低泄漏、CMOS模擬多路復用器   The MAX338/MAX339 are monolithic, CMOS analog multiplexers (muxes). The 8-channel MAX338 is designed to connect one of eight inputs to a common output by control of a 3-bit binary address. The dual, 4-channel MAX339 is designed to connect one of four inputs to a common output by control of a 2-bit binary address. Both devices can be used as either a mux or a demux. On-resistance is 400Ω max, and the devices conduct current equally well in both directions.   These muxes feature extremely low off leakages (less than 20pA at +25°C), and extremely low on-channel leakages (less than 50pA at +25°C). The new design offers guaranteed low charge injection (1.5pC typ) and electrostatic discharge (ESD) protection greater than 2000V, per method 3015.7. These improved muxes are Pin-compatible upgrades for the industry-standard DG508A and DG509A. For similar Maxim devices with lower leakage and charge injection but higher on-resistance, see the MAX328 and MAX329.

    標簽: MAX 338 339 英文

    上傳時間: 2013-11-12

    上傳用戶:18711024007

  • 基于(英蓓特)STM32V100的串口程序

    This example provides a description of how  to use the USART with hardware flowcontrol and communicate with the Hyperterminal.First, the USART2 sends the TxBuffer to the hyperterminal and still waiting fora string from the hyperterminal that you must enter which must end by '\r'character (keypad ENTER button). Each byte received is retransmitted to theHyperterminal. The string that you have entered is stored in the RxBuffer array. The receivebuffer have a RxBufferSize bytes as maximum. The USART2 is configured as follow:    - BaudRate = 115200 baud      - Word Length = 8 Bits    - One Stop Bit    - No parity    - Hardware flow control enabled (RTS and CTS signals)    - Receive and transmit enabled    - USART Clock disabled    - USART CPOL: Clock is active low    - USART CPHA: Data is captured on the second edge     - USART LastBit: The clock pulse of the last data bit is not output to                      the SCLK Pin

    標簽: V100 STM 100 32V

    上傳時間: 2013-10-31

    上傳用戶:yy_cn

  • 基于(英蓓特)STM32V100的看門狗程序

    This example shows how to update at regulate period the WWDG counter using theEarly Wakeup interrupt (EWI). The WWDG timeout is set to 262ms, refresh window set to 41h and the EWI isenabled. When the WWDG counter reaches 40h the EWI is generated and in the WWDGISR the counter is refreshed to prevent a WWDG reset and led connected to PC.07is toggled.The EXTI line9 is connected to PB.09 Pin and configured to generate an interrupton falling edge.In the NVIC, EXTI line9 to 5 interrupt vector is enabled with priority equal to 0and the WWDG interrupt vector is enabled with priority equal to 1 (EXTI IT > WWDG IT). The EXTI Line9 will be used to simulate a software failure: once the EXTI line9event occurs (by pressing Key push-button on EVAL board) the correspondent interruptis served, in the ISR the led connected to PC.07 is turned off and the EXTI line9pending bit is not cleared. So the CPU will execute indefinitely EXTI line9 ISR andthe WWDG ISR will never be entered(WWDG counter not updated). As result, when theWWDG counter falls to 3Fh the WWDG reset occurs.If the EXTI line9 event don抰 occurs the WWDG counter is indefinitely refreshed inthe WWDG ISR which prevent from WWDG reset. If the WWDG reset is generated, after resuming from reset a led connected to PC.06is turned on. In this example the system is clocked by the HSE(8MHz).

    標簽: V100 STM 100 32V

    上傳時間: 2013-11-11

    上傳用戶:gundamwzc

  • superpro 3000u 驅動及編程器軟件下載

    superpro 3000u 驅動 PIC16C65B@QFP44 [SA245] PIC16C65B:          Part number QFP44:              Package in QFP44 SA245:              Adapter purchase number AM29DL320GT@FBGA48 [SA642+B026] AM29DL320GT:        Part number FBGA48:             Package in FBGA48 SA642:              Adapter purchase number (Top board with socket) B026:               Adapter purchase number (Bottom board, exchangable for different parts) 87C196CA@PLCC68(universal adapter) [PEP+S414T] 87C196CA:           Part number PLCC68:             Package in PLCC68 universal adapter:  this adapter is valid for all parts in this package PEP:                The PEP (Pin-driver Expansion Pack necessary to work with the adapter S414T) S414T:              Adapter purchase number (Universal for all parts in this package) S71PL127J80B@FBGA64(special adapter) [(SA642A-B079A-Y096AF001)] S71PL127J80B:            Part number FBGA64:                  Package in FBGA64 special adapter:         this adapter is valid for this

    標簽: superpro 3000u 驅動 編程器軟件

    上傳時間: 2013-10-23

    上傳用戶:Avoid98

  • Allegro FPGA System Planner中文介紹

      完整性高的FPGA-PCB系統(tǒng)化協(xié)同設計工具   Cadence OrCAD and Allegro FPGA System Planner便可滿足較復雜的設計及在設計初級產生最佳的I/O引腳規(guī)劃,并可透過FSP做系統(tǒng)化的設計規(guī)劃,同時整合logic、schematic、PCB同步規(guī)劃單個或多個FPGA Pin的最佳化及l(fā)ayout placement,借由整合式的界面以減少重復在design及PCB Layout的測試及修正的過程及溝通時間,甚至透過最佳化的Pin mapPing、placement后可節(jié)省更多的走線空間或疊構。   Specifying Design Intent   在FSP整合工具內可直接由零件庫選取要擺放的零件,而這些零件可直接使用PCB內的包裝,預先讓我們同步規(guī)劃FPGA設計及在PCB的placement。  

    標簽: Allegro Planner System FPGA

    上傳時間: 2013-10-19

    上傳用戶:shaojie2080

  • PADS Layout把非中心對稱封裝的元件坐標導出所修改的Basic Scr

    有時候,做元件封裝的時候,做得不是按中心設置為原點(不提倡這種做法),所以制成之后導出來的坐標圖和直接提供給貼片廠的要求相差比較大。比如,以元件的某一個Pin 腳作為元件的原點,明顯就有問題,直接修改封裝的話,PCB又的重新調整。所以想到一個方法:把每個元件所有的管腳的X坐標和Y坐標分別求平均值,就為元件的中心。

    標簽: Layout Basic PADS Scr

    上傳時間: 2014-01-09

    上傳用戶:xzt

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