高速PCB設計指南之（一~八 ）目錄 2001/11/21 一、1、PCB布線2、PCB布局3、高速PCB設計 二、1、高密度（HD）電路設計2、抗干擾技術3、PCB的可靠性設計4、電磁兼容性和PCB設計約束 三、1、改進電路設計規程提高可測性2、混合信號PCB的分區設計3、蛇形走線的作用4、確保信號完整性的電路板設計準則 四、1、印制電路板的可靠性設計 五、1、DSP系統的降噪技術2、PowerPcb在PCB設計中的應用技術3、PCB互連設計過程中最大程度降低RF效應的基本方法 六、1、混合信號電路板的設計準則2、分區設計3、RF產品設計過程中降低信號耦合的PCB布線技巧 七、1、PCB的基本概念2、避免混合訊號系統的設計陷阱3、信號隔離技術4、高速數字系統的串音控制 八、1、掌握IC封裝的特性以達到最佳EMI抑制性能2、實現PCB高效自動布線的設計技巧和要點3、布局布線技術的發展 注：以上內容均來自網上資料，不是很系統，但是對有些問題的分析還比較具體。由于是文檔格式，所以缺圖和表格。另外，可能有小部分內容重復。
上傳時間： 2014-05-15
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PCB設計問題集錦 問：PCB圖中各種字符往往容易疊加在一起，或者相距很近，當板子布得很密時，情況更加嚴重。當我用Verify Design進行檢查時，會產生錯誤，但這種錯誤可以忽略。往往這種錯誤很多，有幾百個，將其他更重要的錯誤淹沒了，如何使Verify Design會略掉這種錯誤，或者在眾多的錯誤中快速找到重要的錯誤。 答：可以在顏色顯示中將文字去掉,不顯示后再檢查;并記錄錯誤數目。但一定要檢查是否真正屬于不需要的文字。 問： What’s mean of below warning:(6230,8330 L1) Latium Rule not checked: COMPONENT U26 component rule.答：這是有關制造方面的一個檢查，您沒有相關設定，所以可以不檢查。 問： 怎樣導出jop文件？答：應該是JOB文件吧？低版本的PowerPcb與PADS使用JOB文件。現在只能輸出ASC文件，方法如下STEP：FILE/EXPORT/選擇一個asc名稱/選擇Select ALL/在Format下選擇合適的版本/在Unit下選Current比較好/點擊OK/完成然后在低版本的PowerPcb與PADS產品中Import保存的ASC文件，再保存為JOB文件。 問： 怎樣導入reu文件？答：在ECO與Design 工具盒中都可以進行，分別打開ECO與Design 工具盒，點擊右邊第2個圖標就可以。 問： 為什么我在pad stacks中再設一個via:1(如附件）和默認的standardvi(如附件）在布線時V選擇1，怎么布線時按add via不能添加進去這是怎么回事，因為有時要使用兩種不同的過孔。答：PowerPcb中有多個VIA時需要在Design Rule下根據信號分別設置VIA的使用條件，如電源類只能用Standard VIA等等，這樣操作時就比較方便。詳細設置方法在PowerPcb軟件通中有介紹。 問：為什么我把On-line DRC設置為prevent..移動元時就會彈出(圖2),而你們教程中也是這樣設置怎么不會呢?答：首先這不是錯誤,出現的原因是在數據中沒有BOARD OUTLINE.您可以設置一個,但是不使用它作為CAM輸出數據. 問：我用ctrl+c復制線時怎設置原點進行復制，ctrl+v粘帖時總是以最下面一點和最左邊那一點為原點 答： 復制布線時與上面的MOVE MODE設置沒有任何關系,需要在右鍵菜單中選擇,這在PowerPcb軟件通教程中有專門介紹. 問：用(圖4)進行修改線時拉起時怎總是往左邊拉起(圖5)，不知有什么辦法可以輕易想拉起左就左，右就右。答： 具體條件不明,請檢查一下您的DESIGN GRID,是否太大了. 問： 好不容易拉起右邊但是用(圖6)修改線怎么改怎么下面都會有一條不能和在一起，而你教程里都會好好的(圖8)答：這可能還是與您的GRID 設置有關,不過沒有問題,您可以將不需要的那段線刪除.最重要的是需要找到布線的感覺,每個軟件都不相同,所以需要多練習。 問： 尊敬的老師:您好！這個圖已經畫好了，但我只對（如圖1）一種的完全間距進行檢查，怎么錯誤就那么多，不知怎么改進。請老師指點。這個圖在附件中請老師幫看一下，如果還有什么問題請指出來，本人在改進。謝！！！！！答：請注意您的DRC SETUP窗口下的設置是錯誤的,現在選中的SAME NET是對相同NET進行檢查,應該選擇NET TO ALL.而不是SAME NET有關各項參數的含義請仔細閱讀第5部教程. 問： U101元件已建好，但元件框的拐角處不知是否正確，請幫忙CHECK 答：元件框等可以通過修改編輯來完成。問： U102和U103元件沒建完全，在自動建元件參數中有幾個不明白：如：SOIC--》silk screen欄下spacing from pin與outdent from first pin對應U102和U103元件應寫什么數值，還有這兩個元件SILK怎么自動設置，以及SILK內有個圓圈怎么才能畫得與該元件參數一致。 答：Spacing from pin指從PIN到SILK的Y方向的距離,outdent from first pin是第一PIN與SILK端點間的距離.請根據元件資料自己計算。
上傳時間： 2013-10-07
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關于PowerPcb布線的使用手冊
標簽： BlazeRouter 使用手冊
上傳時間： 2013-11-04
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DSP系統的降噪技術,PowerPcb在印制電路板設計中的應用技術,PCB互連設計過程中最大程度降低RF效應的基本方法
標簽： PCB
上傳時間： 2013-11-09
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EDAHelper(原名protel99se鼠標增強工具) 第二版(2.0)說明： 本軟件是部分EDA軟件的鼠標增強工具，將EDAHelper.exe和Hook.dll同時放到任意目錄，運行EDAHelper.exe就行，現在已不再自動運行EDA軟件，支持protel99se，DXP，PowerPcb，OrCAD的capture。
上傳時間： 2013-11-12
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高速PCB設計指南之（一~八 ）目錄 2001/11/21 一、1、PCB布線2、PCB布局3、高速PCB設計 二、1、高密度（HD）電路設計2、抗干擾技術3、PCB的可靠性設計4、電磁兼容性和PCB設計約束 三、1、改進電路設計規程提高可測性2、混合信號PCB的分區設計3、蛇形走線的作用4、確保信號完整性的電路板設計準則 四、1、印制電路板的可靠性設計 五、1、DSP系統的降噪技術2、PowerPcb在PCB設計中的應用技術3、PCB互連設計過程中最大程度降低RF效應的基本方法 六、1、混合信號電路板的設計準則2、分區設計3、RF產品設計過程中降低信號耦合的PCB布線技巧 七、1、PCB的基本概念2、避免混合訊號系統的設計陷阱3、信號隔離技術4、高速數字系統的串音控制 八、1、掌握IC封裝的特性以達到最佳EMI抑制性能2、實現PCB高效自動布線的設計技巧和要點3、布局布線技術的發展 注：以上內容均來自網上資料，不是很系統，但是對有些問題的分析還比較具體。由于是文檔格式，所以缺圖和表格。另外，可能有小部分內容重復。
上傳時間： 2013-10-09
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PCB LAYOUT 術語解釋(TERMS)1. COMPONENT SIDE(零件面、正面)︰大多數零件放置之面。2. SOLDER SIDE(焊錫面、反面)。3. SOLDER MASK(止焊膜面)︰通常指Solder Mask Open 之意。4. TOP PAD︰在零件面上所設計之零件腳PAD，不管是否鑽孔、電鍍。5. BOTTOM PAD：在銲錫面上所設計之零件腳PAD，不管是否鑽孔、電鍍。6. POSITIVE LAYER：單、雙層板之各層線路；多層板之上、下兩層線路及內層走線皆屬之。7. NEGATIVE LAYER：通常指多層板之電源層。8. INNER PAD：多層板之POSITIVE LAYER 內層PAD。9. ANTI-PAD：多層板之NEGATIVE LAYER 上所使用之絕緣範圍，不與零件腳相接。10. THERMAL PAD：多層板內NEGATIVE LAYER 上必須零件腳時所使用之PAD，一般稱為散熱孔或導通孔。11. PAD (銲墊)：除了SMD PAD 外，其他PAD 之TOP PAD、BOTTOM PAD 及INNER PAD 之形狀大小皆應相同。12. Moat : 不同信號的 Power& GND plane 之間的分隔線13. Grid : 佈線時的走線格點2. Test Point : ATE 測試點供工廠ICT 測試治具使用ICT 測試點 LAYOUT 注意事項:PCB 的每條TRACE 都要有一個作為測試用之TEST PAD(測試點)，其原則如下：1. 一般測試點大小均為30-35mil，元件分布較密時，測試點最小可至30mil.測試點與元件PAD 的距離最小為40mil。2. 測試點與測試點間的間距最小為50-75mil，一般使用75mil。密度高時可使用50mil,3. 測試點必須均勻分佈於PCB 上，避免測試時造成板面受力不均。4. 多層板必須透過貫穿孔(VIA)將測試點留於錫爐著錫面上(Solder Side)。5. 測試點必需放至於Bottom Layer6. 輸出test point report(.asc 檔案PowerPcb v3.5)供廠商分析可測率7. 測試點設置處:Setuppadsstacks
上傳時間： 2013-11-17
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PCB設計問題集錦 問：PCB圖中各種字符往往容易疊加在一起，或者相距很近，當板子布得很密時，情況更加嚴重。當我用Verify Design進行檢查時，會產生錯誤，但這種錯誤可以忽略。往往這種錯誤很多，有幾百個，將其他更重要的錯誤淹沒了，如何使Verify Design會略掉這種錯誤，或者在眾多的錯誤中快速找到重要的錯誤。 答：可以在顏色顯示中將文字去掉,不顯示后再檢查;并記錄錯誤數目。但一定要檢查是否真正屬于不需要的文字。 問： What’s mean of below warning:(6230,8330 L1) Latium Rule not checked: COMPONENT U26 component rule.答：這是有關制造方面的一個檢查，您沒有相關設定，所以可以不檢查。 問： 怎樣導出jop文件？答：應該是JOB文件吧？低版本的PowerPcb與PADS使用JOB文件。現在只能輸出ASC文件，方法如下STEP：FILE/EXPORT/選擇一個asc名稱/選擇Select ALL/在Format下選擇合適的版本/在Unit下選Current比較好/點擊OK/完成然后在低版本的PowerPcb與PADS產品中Import保存的ASC文件，再保存為JOB文件。 問： 怎樣導入reu文件？答：在ECO與Design 工具盒中都可以進行，分別打開ECO與Design 工具盒，點擊右邊第2個圖標就可以。 問： 為什么我在pad stacks中再設一個via:1(如附件）和默認的standardvi(如附件）在布線時V選擇1，怎么布線時按add via不能添加進去這是怎么回事，因為有時要使用兩種不同的過孔。答：PowerPcb中有多個VIA時需要在Design Rule下根據信號分別設置VIA的使用條件，如電源類只能用Standard VIA等等，這樣操作時就比較方便。詳細設置方法在PowerPcb軟件通中有介紹。 問：為什么我把On-line DRC設置為prevent..移動元時就會彈出(圖2),而你們教程中也是這樣設置怎么不會呢?答：首先這不是錯誤,出現的原因是在數據中沒有BOARD OUTLINE.您可以設置一個,但是不使用它作為CAM輸出數據. 問：我用ctrl+c復制線時怎設置原點進行復制，ctrl+v粘帖時總是以最下面一點和最左邊那一點為原點 答： 復制布線時與上面的MOVE MODE設置沒有任何關系,需要在右鍵菜單中選擇,這在PowerPcb軟件通教程中有專門介紹. 問：用(圖4)進行修改線時拉起時怎總是往左邊拉起(圖5)，不知有什么辦法可以輕易想拉起左就左，右就右。答： 具體條件不明,請檢查一下您的DESIGN GRID,是否太大了. 問： 好不容易拉起右邊但是用(圖6)修改線怎么改怎么下面都會有一條不能和在一起，而你教程里都會好好的(圖8)答：這可能還是與您的GRID 設置有關,不過沒有問題,您可以將不需要的那段線刪除.最重要的是需要找到布線的感覺,每個軟件都不相同,所以需要多練習。 問： 尊敬的老師:您好！這個圖已經畫好了，但我只對（如圖1）一種的完全間距進行檢查，怎么錯誤就那么多，不知怎么改進。請老師指點。這個圖在附件中請老師幫看一下，如果還有什么問題請指出來，本人在改進。謝！！！！！答：請注意您的DRC SETUP窗口下的設置是錯誤的,現在選中的SAME NET是對相同NET進行檢查,應該選擇NET TO ALL.而不是SAME NET有關各項參數的含義請仔細閱讀第5部教程. 問： U101元件已建好，但元件框的拐角處不知是否正確，請幫忙CHECK 答：元件框等可以通過修改編輯來完成。問： U102和U103元件沒建完全，在自動建元件參數中有幾個不明白：如：SOIC--》silk screen欄下spacing from pin與outdent from first pin對應U102和U103元件應寫什么數值，還有這兩個元件SILK怎么自動設置，以及SILK內有個圓圈怎么才能畫得與該元件參數一致。 答：Spacing from pin指從PIN到SILK的Y方向的距離,outdent from first pin是第一PIN與SILK端點間的距離.請根據元件資料自己計算。
上傳時間： 2014-01-03
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歡迎使用 PADS Logic 教程。本教程由比思電子有限公司(KGS TechnologyLtd.)編寫，本公司是Mentor (以前的 Innoveda-PADS) PADS（以前的PowerPcb）產品、APLAC 的射頻和微波仿真工具、DpS 的電氣圖CAD 系統PCschematic在中國的授權代理商。KGS 公司自1989 年開始，一直致力于PADS 軟件產品的銷售和支持。
上傳時間： 2013-10-16
上傳用戶：spman
PCB設計工具，PROTEL 轉 PowerPcb工具，方便的PCB轉換工具，很實用！
上傳時間： 2013-12-17
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