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RTL-VCL

教你用各種方法實現分頻

教你用各種方法實現分頻，實現良好的時序。個你的RTL開發增加經驗

標簽： 分頻

上傳時間： 2017-08-07

上傳用戶：jjj0202
用VHDL語言描述的用鎖存器

用VHDL語言描述的用鎖存器，加法計數器，ROM存儲器構成的RTL圖

標簽： VHDL 語言鎖存器

上傳時間： 2013-12-12

上傳用戶：vodssv
MC8051IP核的FPGA實現

MC8051IP核的FPGA實現與應用；VHDL;MC8051IP核；RTL封裝

標簽： MC8051IP核的FPGA實現

上傳時間： 2015-04-07

上傳用戶：543463669
Delphi Sacnline 處理 Bitmap 圖片

在 Delphi VCL 里面處理 Bitmap，如果采用 Scanline 的方式，處理速度會比普通的逐個像素的處理，快很多。

標簽： Delphi Scanline Bitmap

上傳時間： 2015-07-01

上傳用戶：mirage
CPLD_FPGA設計經驗分享

在數字電路的設計中，時序設計是一個系統性能的主要標志，在高層次設計方法中，對時序控制的抽象度也相應提高，因此在設計中較難把握，但在理解RTL電路時序模型的基礎上，采用合理的設計方法在設計復雜數字系統是行之有效的，通過許多設計實例證明采用這種方式可以使電路的后仿真通過率大大提高，并且系統的工作頻率可以達到一個較高水平。

標簽： CPLD FPGA

上傳時間： 2015-10-08

上傳用戶：shzweh1234
【破解版】MlSkinVCLD10.2.Tokyo.v3.0.zip

MLSkin 是Delphi下面的一款皮膚組件，是基于Delphi標準組件繼承而來，擴展了很多實用的屬性功能供開發者調用；在使用上和標準的VCL組件相差不大，但顯示風格卻大不一樣，可以很輕松地實現像QQ皮膚那樣的效果，想要改變顯示風格你要做的僅僅是重新加載一張圖片即可；里面的大部分組件都可以單獨使用，不需要依賴窗體的皮膚，顯示效果可以自定義，非常靈活；目前這套皮膚組件提供了50多個常用的組件，20多個實用Demo，可以很方便快捷實現出你想要的效果。

標簽： MlSkinVCLD Tokyo zip 10 v3

上傳時間： 2017-05-01

上傳用戶：uuhunter
電子書-FPGA與Matlab聯合實戰V1.0 127頁

電子書-FPGA與Matlab聯合實戰V1.0 127頁前言作為網絡上第一個開源此技術，筆者迫不及待地想將此技術分享出來。筆者從 2011 年接觸 FPGA 以來，從各個方面使用 FPGA，無論是控制、圖像視頻、IC 前端驗證、仿真測試，各個部分都有所觸及，2015 年第一次接觸到 FPGA 與 matlab 的硬件在環實時仿真，就對感受到技術的強大，雖然這里面還有很到的問題，但是作為最強大的仿真驗證工具 Matlab 與最強大的可編程器件的結合，做仿真測試很方便的，可直接通過 matlab 產生測試信號或者通過 matlab 接收分析 FPGA 處理完成后的信號。如今 FPGA 開發過程勢必要涉及到一個過程：驗證仿真，驗證很多情況下是在 Matlab 上進行的，而仿真大部分初學者都是采用 Modelsim 仿真軟件進行。比如設計一個信號濾波模塊，驗證該濾波模塊是在 Matlab 上進行設計驗證，得到該模塊的設計參數和設計結構，然后再轉換為 RTL 代碼，再用 Modelsim 軟件進行仿真，這個過程涉及到采用 matlab 軟件產生待測試的信號，輸入到 RTL 代碼中，然后在通過 Modelsim 軟件進行仿真得到處理后的信號，再將該信號輸出到文件，最后通過 Matlab 軟件分析處理后的

標簽： matlab fpga

上傳時間： 2021-10-23

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NIOS II 軟件開發手冊

從開始接觸Altera（現在應該叫intel PSG了）的NIOS II處理器，到現在，已經有6個年頭了。從開始的C語言都不懂，到現在能使用NIOS II開發一些實用的東西，中間的過程也是非常的曲折。最開始的時候，完全是煉獄一般，走一步，十個坑，沒人指導，填幾天，再走一步，再填一個坑。到了后來對這個東西開始心生敬畏，敬畏不是因為它有多么多么強大，而是在學習和使用它的過程中，讓我對CPU架構，單片機系統實現思路和編程方法有了較為底層的認識，也算是一個升華吧，雖然在這個過程中還是常常掉入坑里好久才能爬出來。到了現在，能夠指導大家學習和使用NIOS II處理器結合FPGA RTL邏輯實現一些功能，自己也能做一些不大的小東西。這6年，感覺就像是按照指數函數的曲線進步的，最開始很慢，后面越來越快。想想自己能堅持到現在，可真不容易。

標簽： nios ii

上傳時間： 2022-02-04

上傳用戶：slq1234567890
數字通信同步技術的MATLAB與FPGA實現.zip

里面包括RTL邏輯，m腳本（matlab程序），光盤拷貝的

標簽： 數字通信 matlab fpga

上傳時間： 2022-05-18

上傳用戶：xsr1983
Vivado設計流程指導手冊-含安裝流程與仿真

Vivado設計分為Project Mode和Non-project Mode兩種模式，一般簡單設計中，我們常用的是Project Mode。在本手冊中，我們將以一個簡單的實驗案例，一步一步的完成Vivado的整個設計流程一、新建工程1、打開Vivado 2013.4開發工具，可通過桌面快捷方式或開始菜單中xilinx DesignTools-Vivado 2013.4下的Vivado 2013.4打開軟件，開啟后，軟件如下所示：2、單擊上述界面中Create New Project圖標，彈出新建工程向導，點擊Next.3、輸入工程名稱、選擇工程存儲路徑，并勾選Create project subdirectory選項，為工程在指定存儲路徑下建立獨立的文件夾。設置完成后，點擊Next注意：工程名稱和存儲路徑中不能出現中文和空格，建議工程名稱以字母、數字、下劃線來組成。4、選擇RTL Project一項，并勾選Do not specifty sources at this time，勾選該選項是為了跳過在新建工程的過程中添加設計源文件。點擊Next.IA5、根據使用的FPGA開發平臺，選擇對應的FPGA目標器件。（在本手冊中，以xilinx官方開發板KC705為例，Nexys4開發板請選擇Artix-7 XC7A100TCSG324-2的器件，即Family和Subfamily均為Artix-7，封裝形式（Package）為cSG324，速度等級（Speed grade）為-1，溫度等級（Temp Grade）為C）。點擊Next6、確認相關信息與設計所用的的FPGA器件信息是否一致，一致請點擊Finish，不一致，請返回上一步修改。二、設計文件輸入1、如下圖所示，點擊Flow Navigator下的Project Manager->Add Sources或中間Sources中的對話框打開設計文件導入添加對話框。2、選擇第二項Add or Create Design Sources，用來添加或新建Verilog或VHDL源文件，點擊Next

標簽： vivado

上傳時間： 2022-05-28

上傳用戶：默默