基于FPGA設計的SDRAM讀寫測試實驗Verilog邏輯源碼Quartus工程文件+文檔說明，DRAM選用海力士公司的 HY57V2562 型號,容量為的 256Mbit,采用了 54 引腳的TSOP 封裝, 數據寬度都為 16 位, 工作電壓為 3.3V,并丏采用同步接口方式所有的信號都是時鐘信號。FPGA型號Cyclone4E系列中的EP4CE6F17C8，Quartus版本17.1。timescale 1ps/1psmodule top(input clk,input rst_n,output[1:0] led,output SDRAM_clk, //SDRAM clockoutput SDRAM_cke, //SDRAM clock enableoutput SDRAM_cs_n, //SDRAM chip selectoutput SDRAM_we_n, //SDRAM write enableoutput SDRAM_cas_n, //SDRAM column address strobeoutput SDRAM_ras_n, //SDRAM row address strobeoutput[1:0] SDRAM_dqm, //SDRAM data enable output[1:0] SDRAM_ba, //SDRAM bank addressoutput[12:0] SDRAM_addr, //SDRAM addressinout[15:0] SDRAM_dq //SDRAM data);parameter MEM_DATA_BITS = 16 ; //external memory user interface data widthparameter ADDR_BITS = 24 ; //external memory user interface address widthparameter BUSRT_BITS = 10 ; //external memory user interface burst widthparameter BURST_SIZE = 128 ; //burst sizewire wr_burst_data_req; // from external memory controller,write data request ,before data 1 clockwire wr_burst_finish; // from external memory controller,burst write finish
標簽：
fpga
SDRAM
verilog
quartus
上傳時間：
2021-12-18
上傳用戶：
