第八章 labview的編程技巧 本章介紹局部變量、全局變量、屬性節(jié)點(diǎn)和其他一些有助于提高編程技巧的問(wèn)題，恰當(dāng)?shù)剡\(yùn)用這些技巧可以提高程序的質(zhì)量。 ８．１ 局部變量 嚴(yán)格的語(yǔ)法盡管可以保證程序語(yǔ)言的嚴(yán)密性，但有時(shí)它也會(huì)帶來(lái)一些使用上的不便。在labview這樣的數(shù)據(jù)流式的語(yǔ)言中，將變量嚴(yán)格地分為控制器（Control）和指示器（Indicator），前者只能向外流出數(shù)據(jù)，后者只能接受流入的數(shù)據(jù)，反過(guò)來(lái)不行。在一般的代碼式語(yǔ)言中，情況不是這樣的。例如我們有變量a、b和c，只要需要我們可以將a的值賦給b，將b的值賦給c等等。前面所介紹的labview內(nèi)容中，只有移位積存器即可輸入又可輸出。另外，一個(gè)變量在程序中可能要在多處用到，在圖形語(yǔ)言中勢(shì)必帶來(lái)過(guò)多連線，這也是一件煩人的事。還有其他需要，因此labview引入了局部變量。
上傳時(shí)間： 2013-10-27
上傳用戶：xieguodong1234
本教程內(nèi)容力求以詳細(xì)的步驟和講解讓讀者以最快的方式學(xué)會(huì) MC8051 IP core 的應(yīng)用以及相關(guān)設(shè)計(jì)軟件的使用，并激起讀者對(duì) SOPC 技術(shù)的興趣。本實(shí)驗(yàn)重點(diǎn)講 8051Core 的應(yīng)用，并通過(guò)一個(gè)簡(jiǎn)單 C51 程序?qū)?1Core 進(jìn)行硬件測(cè)試。 本實(shí)驗(yàn)教程的內(nèi)容編排如下： 第 1 章簡(jiǎn)單的描述了 MC8051 IP core的基本結(jié)構(gòu)及一些應(yīng)用說(shuō)明。 第 2 章詳細(xì)的介紹 8051Core 綜合、編譯應(yīng)用。包括 Quartus II、Synplify Pro 軟件的基本應(yīng)用，ROM、RAM 模塊的生成，8051Core 的封裝及應(yīng)用測(cè)試。 附錄 A為 MC8051 IP Core 的指令集。 在閱讀本教程的過(guò)程中，請(qǐng)讀者注意以下幾點(diǎn)： 本教程在寫作過(guò)程中遵循“寧可啰唆一點(diǎn)，也不放過(guò)細(xì)節(jié)”的方針。在教程中的某些地方，有些讀者可能覺(jué)得很“簡(jiǎn)單” ，甚至顯得有些啰唆，但對(duì)大多數(shù)初學(xué)者可能并非如此。因?yàn)樽髡哒J(rèn)為，足夠簡(jiǎn)單甚至可以跳過(guò)的內(nèi)容，對(duì)某些讀者來(lái)說(shuō)，未必能一下子就弄清楚，所以，本教程很 多地方將盡量闡述清楚，以節(jié)省讀者理解的時(shí)間。但在后面的章節(jié)中，如果涉及的細(xì)節(jié)在前面章節(jié)中已經(jīng)提及，這些內(nèi)容就會(huì)省略。 最 后作者要強(qiáng)調(diào)的是，本教程旨在引路，不會(huì)帶領(lǐng)讀者掌握更深層次的開(kāi)發(fā)，更高級(jí)的應(yīng)用希望讀者自己去挖掘。
標(biāo)簽： IPcore 8051 MC 實(shí)驗(yàn)教程
上傳時(shí)間： 2013-10-26
上傳用戶：歸海惜雪
基于Altera公司FPGA芯片EP2C8Q208，嵌入MC8051 IP Core，用C語(yǔ)言對(duì)MC8051 IP Core進(jìn)行編程，以其作為控制核心，實(shí)現(xiàn)系統(tǒng)控制。在FPGA芯片中，利用Verilog HDL語(yǔ)言進(jìn)行編程，設(shè)計(jì)了以MC8051 IP Core為核心的控制模塊、計(jì)數(shù)模塊、鎖存模塊和LCD顯示模塊等幾部分，實(shí)現(xiàn)了頻率的自動(dòng)測(cè)量，測(cè)量范圍為0.1Hz~50MHz，測(cè)量誤差0.01%。并實(shí)現(xiàn)測(cè)頻率、周期、占空比等功能。
上傳時(shí)間： 2013-10-27
上傳用戶：潛水的三貢
本資料是關(guān)于Altera公司基本器件的主要介紹（主要特性、優(yōu)勢(shì)、適用配置器件、型號(hào)、引腳、下載電纜、軟件等） 目 錄 1、 MAX7000系列器件 2、 MAX3000A系列器件 3、 MAX II 系列器件 4、 Cyclone系列器件 5、 Cyclone II系列器件 6、 Stratix系列器件 7、 Stratix GX系列器件 8、 Stratix II系列器件 9、 HardCopy II結(jié)構(gòu)化ASIC 10、其它系列器件 11、配置器件 12、下載電纜 13、開(kāi)發(fā)軟件 14、IP CORE 15、Nios II嵌入式處理器 16、ALTERA開(kāi)發(fā)板 17、ALTERA電源選擇
上傳時(shí)間： 2013-11-04
上傳用戶：stst
通過(guò)運(yùn)用FFT IP Core計(jì)算收發(fā)序列間的互相關(guān)函數(shù),可以實(shí)現(xiàn)快速捕獲。仿真結(jié)果表明,該方法具有速度快、誤差小、設(shè)計(jì)靈活、效率高的特點(diǎn)。
上傳時(shí)間： 2013-10-16
上傳用戶：stst
針對(duì)傳統(tǒng)集成電路（ASIC）功能固定、升級(jí)困難等缺點(diǎn)，利用FPGA實(shí)現(xiàn)了擴(kuò)頻通信芯片STEL-2000A的核心功能。使用ISE提供的DDS IP核實(shí)現(xiàn)NCO模塊，在下變頻模塊調(diào)用了硬核乘法器并引入CIC濾波器進(jìn)行低通濾波，給出了DQPSK解調(diào)的原理和實(shí)現(xiàn)方法，推導(dǎo)出一種簡(jiǎn)便的引入?仔/4固定相移的實(shí)現(xiàn)方法。采用模塊化的設(shè)計(jì)方法使用VHDL語(yǔ)言編寫出源程序，在Virtex-II Pro 開(kāi)發(fā)板上成功實(shí)現(xiàn)了整個(gè)系統(tǒng)。測(cè)試結(jié)果表明該系統(tǒng)正確實(shí)現(xiàn)了STEL-2000A的核心功能。 Abstract: To overcome drawbacks of ASIC such as fixed functionality and upgrade difficulty, FPGA was used to realize the core functions of STEL-2000A. This paper used the DDS IP core provided by ISE to realize the NCO module, called hard core multiplier and implemented CIC filter in the down converter, described the principle and implementation detail of the demodulation of DQPSK, and derived a simple method to introduce a fixed phase shift of ?仔/4. The VHDL source code was designed by modularity method , and the complete system was successfully implemented on Virtex-II Pro development board. Test results indicate that this system successfully realize the core function of the STEL-2000A.
標(biāo)簽： STEL 2000 FPGA 擴(kuò)頻通信
上傳時(shí)間： 2013-11-19
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介紹了基于Xilinx Spartan- 3E FPGA XC3S250E 來(lái)完成分辨率為738×575 的PAL 制數(shù)字視頻信號(hào)到800×600 的VGA 格式轉(zhuǎn)換的實(shí)現(xiàn)方法。關(guān)鍵詞: 圖像放大; PAL; VGA; FPGA 目前, 絕大多數(shù)監(jiān)控系統(tǒng)中采用的高解析度攝像機(jī)均由47 萬(wàn)像素的CCD 圖像傳感器采集圖像, 經(jīng)DSP 處理后輸出的PAL 制數(shù)字視頻信號(hào)不能直接在VGA 顯示器上顯示, 而在許多場(chǎng)合需要在VGA 顯示器上實(shí)時(shí)監(jiān)視, 這就需要將隔行PAL 制數(shù)字視頻轉(zhuǎn)換為逐行視頻并提高幀頻, 再將每幀圖像放大到800×600 或1 024×768。常用的圖像放大的方法有很多種, 如最臨近賦值法、雙線性插值法、樣條插值法等[ 1] 。由于要對(duì)圖像進(jìn)行實(shí)時(shí)顯示, 本文采用一種近似的雙線性插值方法對(duì)圖像進(jìn)行放大。隨著微電子技術(shù)及其制造工藝的發(fā)展, 可編程邏輯器件的邏輯門密度有了很大提高, 現(xiàn)場(chǎng)可編程邏輯門陣列( FPGA) 有著邏輯資源豐富和可重復(fù)以及系統(tǒng)配置的靈活性, 同時(shí)隨著微處理器、專用邏輯器件以及DSP 算法以IP Core 的形式嵌入到FPGA 中[ 2] , FPGA 的功能越來(lái)越強(qiáng), 因此FPGA 在現(xiàn)代電子系統(tǒng)設(shè)計(jì)中發(fā)揮著越來(lái)越重要的作用。本課題的設(shè)計(jì)就是采用VHDL 描述, 基于FPGA 來(lái)實(shí)現(xiàn)的。
標(biāo)簽： PAL-VGA FPGA 轉(zhuǎn)換器
上傳時(shí)間： 2014-02-22
上傳用戶：a1054751988
8051參考設(shè)計(jì)，與其他8051的免費(fèi)IP相比，文檔相對(duì)較全，Oregano System 提供 This is version 1.3 of the MC8051 IP core. September 2002: Oregano Systems - Design & Consulting GesmbH Change history: - Improved tb_mc8051_siu_sim.vhd to verify duplex operation. - Corrected problem with duplex operation in file mc8051_siu_rtl.vhd
上傳時(shí)間： 2013-11-06
上傳用戶：XLHrest
C++完美演繹 經(jīng)典算法 如 /* 頭文件：my_Include.h */ #include <stdio.h> /* 展開(kāi)C語(yǔ)言的內(nèi)建函數(shù)指令 */ #define PI 3.1415926 /* 宏常量，在稍后章節(jié)再詳解 */ #define circle(radius) (PI*radius*radius) /* 宏函數(shù)，圓的面積 */ /* 將比較數(shù)值大小的函數(shù)寫在自編include文件內(nèi) */ int show_big_or_small (int a,int b,int c) { int tmp if (a>b) { tmp = a a = b b = tmp } if (b>c) { tmp = b b = c c = tmp } if (a>b) { tmp = a a = b b = tmp } printf("由小至大排序之后的結(jié)果:%d %d %d\n", a, b, c) } 程序執(zhí)行結(jié)果： 由小至大排序之后的結(jié)果:1 2 3 可將內(nèi)建函數(shù)的include文件展開(kāi)在自編的include文件中 圓圈的面積是=201.0619264
標(biāo)簽： my_Include include define 3.141
上傳時(shí)間： 2014-01-17
上傳用戶：epson850
源代碼\用動(dòng)態(tài)規(guī)劃算法計(jì)算序列關(guān)系個(gè)數(shù) 用關(guān)系"<"和"="將3個(gè)數(shù)a，b，c依次序排列時(shí)，有13種不同的序列關(guān)系： a=b=c,a=b<c,a<b=v,a<b<c,a<c<b a=c<b,b<a=c,b<a<c,b<c<a,b=c<a c<a=b,c<a<b,c<b<a 若要將n個(gè)數(shù)依序列，設(shè)計(jì)一個(gè)動(dòng)態(tài)規(guī)劃算法，計(jì)算出有多少種不同的序列關(guān)系， 要求算法只占用O(n),只耗時(shí)O(n*n).
標(biāo)簽： lt 源代碼 動(dòng)態(tài)規(guī)劃 序列
上傳時(shí)間： 2013-12-26
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