tutorial of xilinx ip core
標(biāo)簽： tutorial xilinx core of
上傳時(shí)間： 2017-07-25
上傳用戶：集美慧
Quartus中fft ip core的使用(modelsim 仿真FFT ip core 結(jié)合QUARTUS II 聯(lián)合調(diào)試)
標(biāo)簽： core modelsim Quartus QUARTUS
上傳時(shí)間： 2017-07-31
上傳用戶：love1314
數(shù)字音頻接口spdif ip core，verilog語言編寫，帶有testbench
標(biāo)簽： 數(shù)字音頻接口
上傳時(shí)間： 2022-05-17
上傳用戶：
指紋識(shí)別作為生物特征識(shí)別的一種，在身份識(shí)別上有著其他手段不可比擬的優(yōu)越性：人的指紋具有唯一性和穩(wěn)定性；隨著指紋傳感器性能的提高和價(jià)格的降低．指紋的采集相對(duì)容易；指紋識(shí)別算法已經(jīng)比較成熟
標(biāo)簽： 指紋識(shí)別 算法 硬件實(shí)現(xiàn)
上傳時(shí)間： 2013-07-28
上傳用戶：chongcongying
ARM7TM core源碼，此碼來自于opencore組織，此組織免費(fèi)提供一些IP core，都是一些老外寫的。
上傳時(shí)間： 2015-05-14
上傳用戶：yuzsu
數(shù)字上變頻DUC是與數(shù)字下變頻ddc相對(duì)應(yīng)的工作.目前實(shí)現(xiàn)方式主要有:專用芯片,通用DSP和FPGA實(shí)現(xiàn)三種.本程序即給出了XILINX公司的Digital Up Converter核心程序(IP CORE)以及響應(yīng)的使用說明,對(duì)于從事雷達(dá),無線通信的工程人員和研究者有很大用處.
標(biāo)簽： Converter Digital XILINX FPGA
上傳時(shí)間： 2016-07-24
上傳用戶：jing911003
隨著當(dāng)今科學(xué)技術(shù)的迅猛發(fā)展，數(shù)字圖像處理技術(shù)正在各個(gè)行業(yè)得到廣泛的應(yīng)用，而FPGA技術(shù)的不斷成熟改變了通常采用并行計(jì)算機(jī)或數(shù)字信號(hào)處理器(DSP)、專用集成電路(ASIC)等作為嵌入式處理器的慣例。可編程邏輯器件(FPGA)憑借其較低的開發(fā)成本、較高的并行處理速度、較大的靈活性及其較短的開發(fā)周期等特點(diǎn)，在圖像處理系統(tǒng)中有獨(dú)特的優(yōu)勢(shì)。 本文提出了一種基于FPGA的圖像采集處理系統(tǒng)解決方案，并選用低成本高性能的Altera公司的CycloneIII系列FPGA EP3C40F324為核心，設(shè)計(jì)開發(fā)了圖像采集處理的軟硬件綜合系統(tǒng)。文章闡述了如何在FPGA中嵌入NiosII軟核處理器并完成圖像采集處理系統(tǒng)功能的設(shè)計(jì)方案。硬件電路上，系統(tǒng)設(shè)計(jì)了三塊電路板：FPGA核心處理板、圖像采集卡、圖像顯示卡，其中通過I2C總線對(duì)采集卡的工作模式進(jìn)行配置，在采集模塊控制下，將采集到的圖像數(shù)據(jù)存儲(chǔ)到SDRAM；根據(jù)VGA顯示原理及其時(shí)序關(guān)系，設(shè)計(jì)了VGA顯示輸出控制模塊，合成了VGA工作的控制信號(hào)，又根據(jù)VGA顯示器的工業(yè)標(biāo)準(zhǔn)，合成VGA接口的水平和幀同步信號(hào)。邏輯硬件上，應(yīng)用SOPCBuilder工具生成了FPGA內(nèi)部的邏輯硬件功能模塊，定制了NiosII IP core、CMOS圖像采集模塊、VGA Controller及其I2C總線接口，系統(tǒng)各模塊間通過Avalon總線連接起來。軟件部分，在NiosII內(nèi)核處理器上實(shí)現(xiàn)了彩色圖像顏色空間轉(zhuǎn)換、二值化、形態(tài)學(xué)腐蝕處理及其目標(biāo)定位等算法。實(shí)驗(yàn)結(jié)果證明了本文提出的方案及算法的正確性，可行性。
標(biāo)簽： FPGA 圖像采集 處理系統(tǒng)
上傳時(shí)間： 2013-08-05
上傳用戶：woshiyaosi
隨著計(jì)算機(jī)和微電子技術(shù)的飛速發(fā)展，基于數(shù)字信號(hào)處理的示波器、信號(hào)發(fā)生器、邏輯分析儀和頻譜分析儀等測(cè)量?jī)x器已經(jīng)應(yīng)用到各個(gè)領(lǐng)域并且發(fā)揮著重要作用，但這些儀器昂貴的價(jià)格阻礙了它們的普遍使用。 本文針對(duì)電子測(cè)量?jī)x器技術(shù)發(fā)展和普及的情況，結(jié)合用FPGA實(shí)現(xiàn)數(shù)字信號(hào)處理的優(yōu)勢(shì)，研究一種基于FPGA的輔助性獨(dú)立電予測(cè)量?jī)x器的軟件系統(tǒng)。這種儀器可以作為數(shù)模混合電路測(cè)試和驗(yàn)證的工具，用來觀察模擬信號(hào)波形、數(shù)字信號(hào)時(shí)序波形、模擬信號(hào)的幅度頻譜，也可以用來產(chǎn)生DDS信號(hào)。在硬件選擇上，使用具有Altera公司CycloneⅡ器件的平臺(tái)來實(shí)現(xiàn)單片DSP系統(tǒng)，這種芯片成本低廉、工作速度快、技術(shù)兼容性好；在軟件設(shè)計(jì)上，采用基于FPGA的可編程數(shù)字邏輯設(shè)計(jì)方法，這種方法具有開發(fā)難度小、功能擴(kuò)展簡(jiǎn)單等優(yōu)點(diǎn)。設(shè)計(jì)中采用的關(guān)鍵技術(shù)包括：基于FPGA和IP Core的Verilog HDL設(shè)計(jì)、數(shù)據(jù)采集、數(shù)據(jù)存儲(chǔ)、數(shù)據(jù)處理以及數(shù)據(jù)波形的實(shí)時(shí)顯示。對(duì)這些技術(shù)的研究探討不僅有理論研究?jī)r(jià)值，在科學(xué)實(shí)驗(yàn)和產(chǎn)品設(shè)計(jì)中同樣具有重要的實(shí)用價(jià)值。系統(tǒng)的設(shè)計(jì)以低資源、高性能為目標(biāo)，設(shè)計(jì)中采用了科學(xué)的模塊劃分、設(shè)計(jì)與集成的方法，在保持原四種信號(hào)處理功能不變的前提下，盡量多的節(jié)約各種FPGA資源，為實(shí)現(xiàn)低成本的輔助電子測(cè)量?jī)x器提供了可能。
標(biāo)簽： FPGA 多功能電子 測(cè)量系統(tǒng)
上傳時(shí)間： 2013-06-05
上傳用戶：love_stanford
現(xiàn)代的計(jì)算機(jī)追求的是更快的速度、更高的數(shù)據(jù)完整性和靈活性。無論從物理性能，還是從電氣性能來看，現(xiàn)今的并行總線都已出現(xiàn)了某些局限，無法提供更高的數(shù)據(jù)傳輸率。而SATA以其傳輸速率快、支持熱插拔、可靠的數(shù)據(jù)傳輸?shù)忍攸c(diǎn)，得到各行業(yè)越來越多的支持。 目前市場(chǎng)上的SATA IP CORE都是面向IC設(shè)計(jì)的，不利于在FPGA上集成，因此，本文在Xilinx公司的Virtex5系列FPGA上實(shí)現(xiàn)SATAⅡ協(xié)議，對(duì)SATA技術(shù)的推廣、國(guó)內(nèi)邏輯IP核的發(fā)展都有一定的意義。 本文將SATAⅡ協(xié)議的FPGA實(shí)現(xiàn)劃分成物理層、鏈路層、傳輸層和應(yīng)用層四個(gè)模塊。提出了物理層串行收/發(fā)器設(shè)計(jì)以及物理鏈路初始化方案。分析了鏈路層模塊結(jié)構(gòu)，給出了作為SATAⅡ鏈路層核心的狀態(tài)機(jī)的設(shè)計(jì)。為滿足SATAⅡ協(xié)議3．0Gbps的速率，采用擴(kuò)大數(shù)據(jù)處理位寬的方法，設(shè)計(jì)完成了鏈路層的16b/20b編碼模塊，同時(shí)為提高數(shù)據(jù)傳輸可靠性和信號(hào)的穩(wěn)定性，分別實(shí)現(xiàn)了鏈路層CRC校驗(yàn)?zāi)K和并行擾碼模塊。在描述協(xié)議傳輸層的模塊結(jié)構(gòu)的基礎(chǔ)上，給出了作為傳輸層核心的狀態(tài)機(jī)的設(shè)計(jì)，并以DMA DATA OUT命令的操作為例介紹了FIS在傳輸層中的處理過程。完成了命令層協(xié)議狀態(tài)機(jī)的設(shè)計(jì)，并實(shí)現(xiàn)了SATAⅡ新增功能NCQ技術(shù)，從而使得數(shù)據(jù)傳輸更加有效。最后為使本設(shè)計(jì)應(yīng)用更加廣泛，設(shè)計(jì)了基于AHB總線的用戶接口。 本設(shè)計(jì)采用Verilog HDL語言對(duì)需要實(shí)現(xiàn)的電路進(jìn)行描述，并使用Modelsim軟件仿真。仿真結(jié)果表明，本文設(shè)計(jì)的邏輯電路可靠穩(wěn)定，與SATAⅡ協(xié)議定義功能一致。
上傳時(shí)間： 2013-06-16
上傳用戶：cccole0605
軟件無線電（Software Defined Radio）是無線通信系統(tǒng)收發(fā)信機(jī)的發(fā)展方向，它使得通信系統(tǒng)的設(shè)計(jì)者可以將主要精力集中到收發(fā)機(jī)的數(shù)字處理上，而不必過多關(guān)注電路實(shí)現(xiàn)。在進(jìn)行數(shù)字處理時(shí)，常用的方案包括現(xiàn)場(chǎng)可編程門陣列（FPGA）、數(shù)字信號(hào)處理器（DSP）和專用集成電路（ASIC）。FPGA以其相對(duì)較低的功耗和相對(duì)較低廉的成本，成為許多通信系統(tǒng)的首先方案。正是在這樣的前提下，本課題結(jié)合軟件無線電技術(shù)，研究并實(shí)現(xiàn)基于FPGA的數(shù)字收發(fā)信機(jī)。 @@ 本論文主要研究了發(fā)射機(jī)和接收機(jī)的結(jié)構(gòu)和相關(guān)的硬件實(shí)現(xiàn)問題。首先，從理論上對(duì)發(fā)射機(jī)和接收機(jī)結(jié)構(gòu)進(jìn)行研究，找到收發(fā)信機(jī)設(shè)計(jì)中關(guān)鍵問題。其次，在理論上有深刻認(rèn)識(shí)的基礎(chǔ)上，以FPGA為手段，將反饋控制算法、反饋補(bǔ)償算法和前饋補(bǔ)償算法落實(shí)到硬件電路上。同步一直是數(shù)字通信系統(tǒng)中的關(guān)鍵問題，它也是本文的研究重點(diǎn)。本文在研究了已有各種同步方法的基礎(chǔ)上，設(shè)計(jì)了一種新的同步方法和相應(yīng)的接收機(jī)結(jié)構(gòu)，并以硬件電路將其實(shí)現(xiàn)。最后，針對(duì)所設(shè)計(jì)的硬件系統(tǒng)，本文還進(jìn)行了充分的硬件系統(tǒng)測(cè)試。硬件測(cè)試的各項(xiàng)數(shù)據(jù)結(jié)果表明系統(tǒng)設(shè)計(jì)方案是可行的，基本實(shí)現(xiàn)了數(shù)字中頻收發(fā)機(jī)系統(tǒng)的設(shè)計(jì)要求。 @@ 本文中發(fā)射機(jī)系統(tǒng)是以Altera公司EP2C70F672C6為硬件平臺(tái)，接收機(jī)系統(tǒng)以Altera公司EP2S180F1020C3為硬件平臺(tái)。收發(fā)系統(tǒng)均是在Ouartus Ⅱ 8．0環(huán)境下，通過編寫Verilog HDL代碼和調(diào)用Altera IP core加以實(shí)現(xiàn)。在將設(shè)計(jì)方案落實(shí)到硬件電路實(shí)現(xiàn)之前，各種算法均使用MATLAB進(jìn)行原理仿真，并在MATLAB仿真得到正確結(jié)果的基礎(chǔ)上，使用Quartus Ⅱ 8．0中的功能仿真工具和時(shí)序仿真工具進(jìn)行了前仿真和后仿真。所有仿真結(jié)果無誤后，可下載至硬件平臺(tái)進(jìn)行調(diào)試，通過Quartus Ⅱ 8．0中集成的SignalTap邏輯分析儀，可以實(shí)時(shí)觀察電路中各點(diǎn)信號(hào)的變化情況，并結(jié)合示波器和頻譜儀，得到硬件測(cè)試結(jié)果。 @@關(guān)鍵詞：SDR；數(shù)字收發(fā)機(jī)；FPGA；載波同步；符號(hào)同步
標(biāo)簽： FPGA 數(shù)字中頻 收發(fā)信機(jī)
上傳時(shí)間： 2013-04-24
上傳用戶：diaorunze
蟲蟲下載站版權(quán)所有 京ICP備2021023401號(hào)-1
