介紹了符合CCSDS標準的RS(255,223)碼譯碼器的硬件實現(xiàn)結(jié)構(gòu)。譯碼器采用8位并行時域譯碼算法,主要包括了修正后的無逆BM迭代譯碼算法,錢搜索算法和Forney算法。采用了三級流水線結(jié)構(gòu)實現(xiàn),減小了譯碼器的時延,提高了譯碼的速率,使用了VHDL語言完成譯碼器的設計與實現(xiàn)。測試表明,該譯碼器性能優(yōu)良,適用于高速通信。
標簽:
FPGA
RS碼
譯碼器
上傳時間:
2013-12-13
上傳用戶:yzhl1988