Computer Architecture Handbook on VERILOG HDL
標簽： Architecture Computer Handbook Verilog
上傳時間： 2015-03-15
上傳用戶：www240697738
VERILOG HDL教程135例:VERILOG HDL語言類似于C語言，便于學習。本文檔帶有源代碼，3-6章
標簽： verilog hdl 135 C語言
上傳時間： 2013-12-12
上傳用戶：rocketrevenge
VERILOG HDL教程135例:VERILOG HDL語言類似于C語言，便于學習。本文檔帶有源代碼，7-8章
上傳時間： 2013-12-09
上傳用戶：cuiyashuo
VERILOG HDL教程135例:VERILOG HDL語言類似于C語言，便于學習。本文檔帶有源代碼，9-10章
上傳時間： 2013-12-26
上傳用戶：qb1993225
VERILOG HDL教程135例:VERILOG HDL語言類似于C語言，便于學習。本文檔帶有源代碼，11-12章
上傳時間： 2015-03-24
上傳用戶：zhaoq123
這是一個VERILOG HDL編寫的RISC cpu的程序，該程序共10個子程序，實現了簡單的RISC cpu，可供初學者參考，學習硬件描述語言，及設計方法。該程序通過了modelsim仿真驗證。
標簽： Verilog RISC HDL cpu
上傳時間： 2015-03-26
上傳用戶：qiao8960
減1計數器 一、設計要求 用VERILOG HDL語言設計一個計數器。 要求計數器具有異步置位/復位功能，可以進行自增和自減計數，其計數周期為2^N（N為二進制位數）。 二、設計原理 輸入/輸出說明： d：異步置數數據輸入； q：當前計數器數據輸出； clock：時鐘脈沖； count_en：計數器計數使能控制（1：計數/0：停止計數）； updown：計數器進行自加/自減運算控制（1：自加/0：自減）； load_d
標簽： Verilog 計數器 HDL 減
上傳時間： 2015-03-28
上傳用戶：zycidjl
我用過的VERILOG HDL寫的SDRAM core源程序,經過測試應用
標簽： verilog SDRAM core hdl
上傳時間： 2015-03-31
上傳用戶：15071087253
VERILOG HDL硬件描述語言的教程
標簽： Verilog HDL 硬件描述語言 教程
上傳時間： 2015-04-04
上傳用戶：lnnn30
VERILOG HDL. for igginner. tutorial in word file1 KAMPATE
標簽： igginner tutorial verilog KAMPATE
上傳時間： 2015-04-07
上傳用戶：chenxichenyue
蟲蟲下載站版權所有 京ICP備2021023401號-1
