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VHDL常見錯(cuò)誤分析

  • 對(duì)Altera 28nm FPGA浮點(diǎn)DSP設(shè)計(jì)流程和性能的獨(dú)立分析

    　　電子發(fā)燒友網(wǎng)核心提示：Altera公司昨日宣布，在業(yè)界率先在28 nm FPGA器件上成功測(cè)試了復(fù)數(shù)高性能浮點(diǎn)數(shù)字信號(hào)處理（DSP）設(shè)計(jì)。獨(dú)立技術(shù)分析公司Berkeley設(shè)計(jì)技術(shù)有限公司（BDTI）驗(yàn)證了能夠在 Altera Stratix V和Arria V 28 nm FPGA開發(fā)套件上簡(jiǎn)單方便的高效實(shí)現(xiàn)Altera浮點(diǎn)DSP設(shè)計(jì)流程，同時(shí)驗(yàn)證了要求較高的浮點(diǎn)DSP應(yīng)用的性能。本文是BDTI完整的FPGA浮點(diǎn)DSP分析報(bào)告。 　　 Altera的浮點(diǎn)DSP設(shè)計(jì)流程經(jīng)過(guò)規(guī)劃，能夠快速適應(yīng)可參數(shù)賦值接口的設(shè)計(jì)更改，其工作環(huán)境包括來(lái)自MathWorks的MATLAB和 Simulink，以及Altera的DSP Builder高級(jí)模塊庫(kù)，支持FPGA設(shè)計(jì)人員比傳統(tǒng)HDL設(shè)計(jì)更迅速的實(shí)現(xiàn)并驗(yàn)證復(fù)數(shù)浮點(diǎn)算法。這一設(shè)計(jì)流程非常適合設(shè)計(jì)人員在應(yīng)用中采用高性能 DSP，這些應(yīng)用包括，雷達(dá)、無(wú)線基站、工業(yè)自動(dòng)化、儀表和醫(yī)療圖像等。

    標(biāo)簽： Altera FPGA DSP 28

    上傳時(shí)間： 2014-12-28

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  • vhdl設(shè)計(jì)實(shí)例(修正版)

    有用的vhdl設(shè)計(jì)實(shí)例(修正版)。

    標(biāo)簽： vhdl 設(shè)計(jì)實(shí)例 正

    上傳時(shí)間： 2013-11-02

    上傳用戶：fxf126@126.com

  • FPGA VHDL程序35個(gè)實(shí)例

    FPGA VHDL程序35個(gè)實(shí)例

    標(biāo)簽： FPGA VHDL 程序

    上傳時(shí)間： 2013-11-11

    上傳用戶：s藍(lán)莓汁

  • EDA原理及VHDL實(shí)現(xiàn)（何賓教授）

    　　第1章 數(shù)字系統(tǒng)EDA設(shè)計(jì)概論 　　第2章 可編程邏輯器件設(shè)計(jì)方法 　　第3章 VHDL語(yǔ)言基礎(chǔ) 　　第4章 數(shù)字邏輯單元設(shè)計(jì) 　　第5章 數(shù)字系統(tǒng)高級(jí)設(shè)計(jì)技術(shù)（*） 　　第6章 基于HDL設(shè)計(jì)輸入 　　第7章 基于原理圖設(shè)計(jì)輸入 　　第8章 設(shè)計(jì)綜合和行為仿真 　　第9章 設(shè)計(jì)實(shí)現(xiàn)和時(shí)序仿真 　　第10章 設(shè)計(jì)下載和調(diào)試 　　第11章 數(shù)字時(shí)鐘設(shè)計(jì)及實(shí)現(xiàn)（*） 　　第12章 通用異步接收發(fā)送器設(shè)計(jì)及實(shí)現(xiàn)（*） 　　第13章 數(shù)字電壓表設(shè)計(jì)及實(shí)現(xiàn)（*） 　　第14章 軟核處理器PicoBlaze原理及應(yīng)用（*） 　　注：帶*的內(nèi)容可根據(jù)課時(shí)的安排選講

    標(biāo)簽： VHDL EDA

    上傳時(shí)間： 2014-01-08

    上傳用戶：kao21

  • 自己的VHDL總結(jié)

    一些VHDL的語(yǔ)法

    標(biāo)簽： VHDL

    上傳時(shí)間： 2013-10-10

    上傳用戶：cylnpy

  • VHDL復(fù)習(xí)資料

    VHDL復(fù)習(xí)資料，復(fù)習(xí)資料，有源代碼

    標(biāo)簽： VHDL

    上傳時(shí)間： 2013-10-13

    上傳用戶：wtrl

  • 《VHDL實(shí)用教程》完整版

    VHDL入門者值得學(xué)習(xí)!

    標(biāo)簽： VHDL 實(shí)用教程

    上傳時(shí)間： 2014-01-13

    上傳用戶：lo25643

  • VHDl實(shí)用教程(潘_松_王國(guó)棟_編著)

    VHDL教程

    標(biāo)簽： VHDl 實(shí)用教程

    上傳時(shí)間： 2013-11-11

    上傳用戶：2404

  • vhdl 與數(shù)字電路設(shè)計(jì)

    VHDL程序講解，配合實(shí)例，適合初學(xué)者，大學(xué)期間可用

    標(biāo)簽： vhdl 數(shù)字 電路設(shè)計(jì)

    上傳時(shí)間： 2013-11-17

    上傳用戶：851197153

  • 物聯(lián)網(wǎng)智能交通擁堵判別算法的研究與實(shí)現(xiàn)

        針對(duì)城市道路交叉口的常發(fā)性交通擁堵現(xiàn)象，依據(jù)RFID檢測(cè)系統(tǒng)的特點(diǎn)，提出了一種基于物聯(lián)網(wǎng)前端信息采集技術(shù)的交通流檢測(cè)方法。并且對(duì)城市道路交叉口采集到的交通流量相對(duì)增量、車輛的時(shí)間占有率相對(duì)增量以及地點(diǎn)平均車速等信息進(jìn)行了對(duì)比性分析和統(tǒng)計(jì)推導(dǎo)，從理論上論證了交通擁擠產(chǎn)生時(shí)的交通流特點(diǎn)，然后以此為基礎(chǔ)給出了交通擁擠事件出現(xiàn)時(shí)的判別準(zhǔn)則，構(gòu)造出相應(yīng)的擁擠檢測(cè)指標(biāo)及判別算法。最后利用Matlab編程再結(jié)合實(shí)際交通測(cè)量數(shù)據(jù)驗(yàn)證了算法的正確性。

    標(biāo)簽： 物聯(lián)網(wǎng) 智能交通 判別 法的研究

    上傳時(shí)間： 2014-12-28

    上傳用戶：GavinNeko

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