這是一個利用MAX PULL 制作的VHDL的四位全加器的程序 如果有需要仿真圖的 請叫站長聯系我
標簽： PULL VHDL MAX 全加器
上傳時間： 2014-05-31
上傳用戶：lht618
4位數據比較器 通過VHDL語言設計出4位數據比較器，了解EDA對數字電路設計的效率和可靠性有極大地提高
標簽： VHDL 數據 比較器 語言
上傳時間： 2016-08-12
上傳用戶：1079836864
whb4選1搶答器VHDL設計1,比較簡單實用，我得課程設計初稿
標簽： whb4 VHDL 搶答器 比較
上傳時間： 2013-12-03
上傳用戶：xiaoyunyun
VHDL語言的UART串行接口芯片程序,包括數據接收器、數據發送器和波特率發生器等。
標簽： VHDL UART 數據 語言
上傳時間： 2016-08-17
上傳用戶：jennyzai
多工器ｖｅｒｉｌｏｇ設計1對多快速解碼提供控制功能
標簽： 控制功能
上傳時間： 2014-01-16
上傳用戶：GavinNeko
verilog除頻器可用於編碼段運用可以穩定電路設計
標簽： verilog
上傳時間： 2013-12-26
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ｖｅｒｉｌｏｇ實現算術運算後利用7段顯示器將結果輸出
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上傳時間： 2014-01-05
上傳用戶：牛布牛
5個模數轉換器adc的vhdl源碼 5個模數轉換器adc的vhdl源碼
標簽： vhdl adc 模數轉換器 源碼
上傳時間： 2014-12-22
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vhdl源碼for模數轉換器之七 vhdl源碼for模數轉換器之七
標簽： vhdl for 源碼 模數轉換器
上傳時間： 2016-08-28
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一個數模轉換器的vhdl源碼 一個數模轉換器的vhdl源碼
標簽： vhdl 數模轉換器 源碼
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