基于CPLD和VHDL的電子密碼鎖設(shè)計(jì)，畢業(yè)論文的PDF格式，可以參考一下
標(biāo)簽： CPLD VHDL 電子密碼鎖
上傳時(shí)間： 2013-08-11
上傳用戶：qoovoop
實(shí)現(xiàn)USB接口功能的VHDL和verilog完整源代碼
標(biāo)簽： verilog VHDL USB 接口功能
上傳用戶：yangzhiwei
VHDL FPGA 設(shè)計(jì)流程，基本原理和方法，比較全面。
標(biāo)簽： VHDL FPGA 設(shè)計(jì)流程
上傳時(shí)間： 2013-08-12
上傳用戶：china97wan
快速學(xué)習(xí)cpld/fpga的vhdl軟件及硬件教程
標(biāo)簽： cpld fpga vhdl 軟件
上傳用戶：完瑪才讓
基于cyclone系列FPGA的模擬幅度調(diào)制的VHDL代碼
標(biāo)簽： cyclone FPGA VHDL 模擬
上傳用戶：hongmo
利用actel公司的proasic3系列FPGA A3P030,VHDL編程,實(shí)現(xiàn)對(duì)LCD模塊1602C的顯示控制.已經(jīng)調(diào)試通過(guò).已經(jīng)形成模版,可以進(jìn)一步使用開(kāi)發(fā).
標(biāo)簽： proasic3 actel 1602C FPGA
上傳用戶：lwq11
目前市面上比較流行的can協(xié)議vhdl控制器，提供源碼參考設(shè)計(jì)，同仁可自行下載
標(biāo)簽： vhdl can 協(xié)議 控制器
上傳用戶：非洲之星
在FPGA上實(shí)現(xiàn)的出租車(chē)計(jì)價(jià)器VHDL源代碼\r\n能實(shí)現(xiàn)里程計(jì)價(jià)、誤時(shí)計(jì)價(jià)等功能
標(biāo)簽： FPGA VHDL 出租車(chē)計(jì)價(jià)器 源代碼
上傳時(shí)間： 2013-08-13
上傳用戶：18888888888
cpld與pc機(jī)通信的VHDL代碼，用于模擬cs232收發(fā)功能
標(biāo)簽： cpld VHDL 通信 代碼
上傳用戶：wab1981
verilog 代碼，讀寫(xiě)SDRAM 不帶仿真，需要自己編寫(xiě)測(cè)試文件
標(biāo)簽： verilog SDRAM 代碼 讀寫(xiě)
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