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VHDL-CPLD

  • VHDL硬件描述語言.rar

    本書全面的介紹了VHDL硬件描述語言的基本知識和利用VHDL語言進行數字電路系統設計的方法。

    標簽: VHDL 硬件描述語言

    上傳時間: 2013-07-30

    上傳用戶:long14578

  • 基于FPGA的MCS51核的VHDL語言設計與實現.rar

    本文以研究嵌入式微處理器為主,自主地設計了能夠運行MCS-51系列單片機指令的MCU系統。系統采用了VHDL 語言與原理框圖的綜合設計方法,并且在Altera公司的FPGA上通過驗證。論文深入地研究了微處理器的指令系統和數據地址通路,采用VHDL 語言完成了取指單元,指令譯碼器單元,存儲器單元和邏輯運算單元的電路模塊的設計與實現;研究了控制單元的實現方法和基于全局狀態機的設計理論,采用硬件描述語言完成了對各個控制線的相關設計與實現。論文通過原理示意圖和示例代碼的演示,著重介紹了指令譯碼器的實現方式,基于此種方式形成的譯碼電路還能夠實現更為復雜的CISC指令。 本系統采用分模塊的設計方式,把具有相同功能的邏輯電路集中到一個框圖里,使得系統的可移植性大大地提高。系統還采用層次框圖的設計方式,把明顯地具有主從關系的電路放在不同的層次里,這也使得系統模塊功能的可擴展性大大地增強。內部邏輯共分為數據存儲器模塊;程序存儲器模塊;時序控制模塊;特殊功能寄存器模塊和Core核心模塊這五個部分,文中對各個模塊的設計作了詳細的介紹。本文在最后對已實現的部分典型指令進行了邏輯仿真測試,測試結果表明,本文所設計的MCU系統能夠如預期地執行相應的指令。在指令執行的過程中,相應寄存器和總線上的值也均符合設計要求,實現了設計目標。

    標簽: FPGA VHDL MCS

    上傳時間: 2013-05-20

    上傳用戶:2525775

  • JPEG2000中小波變換的FPGA實現.rar

    JPEG 2000是為適應不斷發展的圖像壓縮應用而出現的新的靜止圖像壓縮標準,小波變換是JEPG 2000核心算法之一。小波變換是一種可達到時(空)域或頻率域局部化的時頻域或空頻域分析方法,其多尺度分解特性符合人類的視覺機制,更加適用于圖像信息的處理。提升小波變換是一類不采用傅立葉變換做為主要分析工具的小波變換新方法,提升小波變換的提出大大簡化了小波變換的計算,使其在實時信號處理領域得到廣泛的應用。通過提升的方法很容易構造一般的整數小波變換,由于圖像一般用位數較低的整數表示,整數小波變換可以將為整數序列的圖像矩陣映射成整數小波系數矩陣,這就大大簡化了小波變換的硬件電路設計。在當今數字化和信息化時代背景下,研究具有高速硬件處理功能的可變程邏輯器件在圖像壓縮算法領域的應用已經成為當今研究的熱點。 本文旨在探討和研制基于FPGA的小波變換模塊的可能性和方法。本文采用Xilinx公司的Spartan-Ⅲ系列芯片,根據JPEG 2000推薦無損提升小波算法和有損提升小波算法,設計圖像壓縮系統的小波變換模塊。主要工作如下: 第一部分介紹了傳統小波分析理論和提升小波分析理論。包括連續小波時頻局域性的特征,離散小波變換系數的意義,多分辨分析引出的構造小波基的系統方法和計算離散小波的快速算法等。重點放在介紹正交小波和雙正交小波的構造方法,并介紹了數字圖像在小波域的特點。討論了提升小波變換的基本思想,討論了用提升方法構造小波基以及傳統小波變換的提升實現,討論了整數小波變換。 第二部分介紹了FPGA結構及其設計流程。介紹了FPGA/CPLD器件的特征、發展趨勢及FPGA/CPLD基本結構,然后重點介紹了本文用到的Xilinx公司Spartan-Ⅲ系列芯片的結構特點,以及Xilinx的FPGA開發軟件ISE,最后介紹了硬件描述語言VHDL語言的特點。 最后一部分是本論文研究的主要內容,即JPEG 2000中最核心的算法-提升格式小波變換的一維變換模塊設計和二維變換模塊設計。一維提升小波變換模塊采用兩種不同的電路結構進行設計-低速低功耗的串行流水線結構和高速高功耗的并行陣列結構。同樣,二維小波變換模塊也采用了兩種不同的電路結構進行設計-低速低功耗的折疊結構和高速高功耗的串行結構。 文章對提升小波變換的FPGA實現中的大量細節問題進行了討論,給出了每種結構提升小波變換模塊的電路原理圖,并對原理圖進行了仿真測試,仿真測試結果不僅表明了模塊功能的正確性,而且表明不同小波模塊可以滿足相應領域的實際要求。

    標簽: JPEG 2000 FPGA

    上傳時間: 2013-06-08

    上傳用戶:dwzjt

  • FPGA-CPLD入門教程.files.rar

    FPGA-CPLD入門教程 學習CPLD的看看

    標簽: FPGA-CPLD files 入門教程

    上傳時間: 2013-07-16

    上傳用戶:bangbangbang

  • EDA技術培訓與VHDL之實用電路模塊設計

    EDA技術培訓與VHDL之實用電路模塊設計

    標簽: VHDL EDA 實用電路 模塊設計

    上傳時間: 2013-06-14

    上傳用戶:dancnc

  • VHDL深入教程

    VHDL深入教程

    標簽: VHDL 教程

    上傳時間: 2013-07-27

    上傳用戶:lishuoshi1996

  • 應用VHDL基于FPGA設計FIR濾波器

    伴隨高速DSP技術的廣泛應用,實時快速可靠地進行數字信號處理成為用戶追求的目標。同時,由于可編程器件在速度和集成度方面的飛速提高,使得利用硬件實現數字信號實時快速可靠處理有了新的途徑。 FIR濾波器是數字信號處理中常用部件,它的最大優點在于:設計任何幅頻特性時,可以具有嚴格的線性相位,這一點對數字信號的實時處理非常關鍵。 FPGA是常用的可編程器件,它所具有的查找表結構非常適用于實現實時快速可靠的FIR濾波器,在加上VHDL語言靈活的描述方法以及與硬件無關的特點,使得使用VHDL語言基于FPGA芯片實現FIR濾波器成為研究的方向。 本文對基于FPGA的FIR數字濾波器實現進行了研究,并設計了一個16階的FIR低通濾波器。所做的主要工作為: 1.以FIR數字濾波器的基本理論為依據,使用分布式算法作為濾波器的硬件實現算法,并對其進行了詳細的討論。針對分布式算法中查找表規模過大的缺點,采用多塊查找表的方式減小硬件規模。 2.在設計中采用了自頂向下的層次化、模塊化的設計思想,將整個濾波器劃分為多個模塊,利用VHDL語言的描述方法進行了各個功能模塊的設計,最終完成了FIR數字濾波器的系統設計。 3.采用FLEX10K系列器件實現一個16階的FIR低通濾波器的設計實例,用MAX+PLUSII軟件進行了仿真,并用MATLAB對仿真結果進行了分析,證明所設計的FIR數字濾波器功能正確。 仿真結果表明,本論文所設計的FIR濾波器硬件規模較小,采樣率達到了17.73MHz。同時只要將查找表進行相應的改動,就能分別實現低通、高通、帶通FIR濾波器,體現了設計的靈活性。

    標簽: VHDL FPGA FIR 濾波器

    上傳時間: 2013-04-24

    上傳用戶:zdluffy

  • 基于CPLD/FPGA的IP核設計

    本文介紹了一個基于CPLD/FPGA的嵌入式IP核設計。論文在闡述可編程邏輯器件及其發展趨勢的基礎上,探討了知識產權復用理念,MCU的復雜化設計以及數字信號傳輸與處理的速度要求。結合國內外對CPLD/FPGA的使用現狀,引出了在CPLD/FPGA上開發嵌入式模塊程序的理念并提出了設計實現方法和設計實例。課題的設計目標為開發一個基于CPLD/FPGA的USBIP模塊,實現開發板與PC機之間的USB通信。設計過程首先進行硬件設計,在FPGA開發板上開發擴展板;其次用ISE開發軟件進行FPGA數字化設計;在軟件開發完成后,將配置生成的比特流文件通過JTAG電纜下載到FPGA開發板上,實現FPGA開發板與PC機之間的通信。 該設計具有很高的實用性,它進一步擴大了可編程芯片的領地,將復雜專有芯片擠向高端和超復雜應用;它使得IP資源復用理念得到更普遍的應用;為基于FPGA的嵌入式系統設計提供了廣闊的思路。

    標簽: CPLD FPGA IP核

    上傳時間: 2013-07-05

    上傳用戶:隱界最新

  • 基于FPGA/CPLD實現的FFT算法與仿真分析

    可編程邏輯器件FPGA(現場可編程門陣列)和CPLD(復雜可編程邏輯器件)越來越多的應用于數字信號處理領域,與傳統的ASIC(專用集成電路)和DSP(數字信號處理器)相比,基于FPGA和CPLD實現的數字信號處理系統具有更高的實時性和可嵌入性,能夠方便地實現系統的集成與功能擴展。 FFT的硬件結構主要包括蝶形處理器、存儲單元、地址生成單元與控制單元。本文提出的算法在蝶形處理器內引入流水線結構,提高了FFT的運算速度。同時,流水線寄存器能夠寄存蝶形運算中的公共項,這樣在設計蝶形處理器時只用到了一個乘法器和兩個加法器,降低了硬件電路的復雜度。 為了進一步提高FFT的運算速度,本文在深入研究各種乘法器算法的基礎上,為蝶形處理器設計了一個并行乘法器。在實現該乘法器時,本文采用改進的布斯算法,用以減少部分積的個數。同時,使用華萊士樹結構和4-2壓縮器對部分積并行相加。 本文以32點復數FFT為例進行設計與邏輯綜合。通過設計相應的存儲單元,地址生成單元和控制單元完成FFT電路。電路的仿真結果與軟件計算結果相符,證明了本文所提出的算法的正確性。 另外,本文還對設計結果提出了進一步的改進方案,在乘法器內加入一級流水線寄存器,使FFT的速度能夠提高到當前速度的兩倍,這在實時性要求較高的場合具有極高的實用價值。

    標簽: FPGA CPLD FFT 算法

    上傳時間: 2013-07-18

    上傳用戶:wpt

  • VHDL流水燈程序

    VHDL流水燈程序,初學者們可以下載,學習學習

    標簽: VHDL 流水燈 程序

    上傳時間: 2013-04-24

    上傳用戶:user08x

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