一種基于FPGA的VITERBI譯碼器一種基于FPGA的VITERBI譯碼器
上傳時間： 2013-11-25
上傳用戶：xg262122
it is a matlab program that describes DVB-S channel and simulation of VITERBI decoding
標簽： simulation describes decoding channel
上傳時間： 2014-01-23
上傳用戶：maizezhen
The VITERBI algorithm
上傳時間： 2014-01-01
上傳用戶：luopoguixiong
VITERBI algorithm_code_verilog
標簽： algorithm_code_verilog VITERBI
上傳時間： 2017-08-19
上傳用戶：han_zh
Hard VITERBI QPSK in AWGN, Rayleight soft VITERBI QAM in AWGN, Rayleight VITERBI QAM in AWGN, Rayleight VITERBI QPSK in AWGN, Rayleight
標簽： Rayleight AWGN VITERBI QAM
上傳時間： 2017-08-30
上傳用戶：lxm
VITERBI in java. VITERBIVITERBIVITERBIVITERBIVITERBIVITERBIVITERBIVITERBIVITERBIVITERBIVITERBIVITERBIVITERBIVITERBIVITERBI
標簽： VITERBIVITERBIVITERBIVITERBIViter biVITERBIVITERBIVITERBIVITERBIVit erbiVITERBIV
上傳時間： 2014-12-03
上傳用戶：xz85592677
FPGA-based VITERBI convolutional coding and decoding of the Research and Implementation
標簽： Implementation convolutional FPGA-based and
上傳時間： 2014-01-20
上傳用戶：sunjet
It is turbo encoder and decoder qritten for communication module has VITERBI
標簽： communication encoder decoder qritten
上傳時間： 2013-12-11
上傳用戶：chenxichenyue
VITERBI譯碼算法是一種卷積碼的解碼算法。優點不說了。缺點就是隨著約束長度的增加算法的復雜度增加很快。約束長度N為7時要比較的路徑就有64條，為8時路徑變為128條。 (2<<(N-1))。所以VITERBI譯碼一般應用在約束長度小于10的場合中。 先說編碼（舉例約束長度為7）：編碼器7個延遲器的狀態（0，1）組成了整個編碼器的64個狀態。每個狀態在編碼器輸入0或1時，會跳轉到另一個之中。比如110100輸入1時，變成101001（其實就是移位寄存器）。并且輸出也是隨之而改變的。 這樣解碼的過程就是逆過程。算法規定t時刻收到的數據都要進行64次比較，就是64個狀態每條路有兩條分支（因為輸入0或1），同時，跳傳到不同的兩個狀態中去，將兩條相應的輸出和實際接收到的輸出比較，量度值大的拋棄（也就是比較結果相差大的），留下來的就叫做幸存路徑，將幸存路徑加上上一時刻幸存路徑的量度然后保存，這樣64條幸存路徑就增加了一步。在譯碼結束的時候，從64條幸存路徑中選出一條量度最小的，反推出這條幸存路徑（叫做回溯），得出相應的譯碼輸出。
上傳時間： 2016-08-08
上傳用戶：June
(n, k, N)卷積碼的狀態數為2k (N?1) ，對每一時刻要 做2k (N?1) 次“加－比－存”操作，每一操作包括2k 次加法和2k ?1 次比較，同時要保留2k (N?1) 條幸存路徑。由此可見，VITERBI 算法的復雜度與信道質量無關，其計算量和存儲量都隨約束 長度N 和信息元分組k 呈指數增長。因此，在約束長度和信息元分組較大時并不適用。 為了充分利用信道信息，提高卷積碼譯碼的可靠性，可以采用軟判決VITERBI 譯碼算法。 此時解調器不進行判決而是直接輸出模擬量，或是將解調器輸出波形進行多電平量化，而不 是簡單的 0、1 兩電平量化，然后送往譯碼器。即編碼信道的輸出是沒有經過判決的“軟信 息”。
上傳時間： 2016-08-08
上傳用戶：June
