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VIVADO

VIVADO設(shè)計(jì)套件，是FPGA廠商賽靈思公司2012年發(fā)布的集成設(shè)計(jì)環(huán)境。包括高度集成的設(shè)計(jì)環(huán)境和新一代從系統(tǒng)到IC級(jí)的工具，這些均建立在共享的可擴(kuò)展數(shù)據(jù)模型和通用調(diào)試環(huán)境基礎(chǔ)上。這也是一個(gè)基于AMBAAXI4互聯(lián)規(guī)范、IP-XACTIP封裝元數(shù)據(jù)、工具命令語言(TCL)、Synopsys系統(tǒng)約束(SDC)以及其它有助于根據(jù)客戶需求量身定制設(shè)計(jì)流程并符合業(yè)界標(biāo)準(zhǔn)的開放式環(huán)境。賽靈思構(gòu)建的VIVADO工具把各類可編程技術(shù)結(jié)合在一起，能夠擴(kuò)展多達(dá)1億個(gè)等效ASIC門的設(shè)計(jì)。

VIVADO時(shí)序約束

Synopsys' widely-used design constraints format, known as SDC, describes the "design intent" and surrounding constraints for synthesis, clocking, timing, power, test and environmental and operating conditions. SDC has been in use and evolving for more than 20 years, making it the most popular and proven format for describing design constraints. Essentially all synthesized designs use SDC and numerous EDA companies have translators that can read and process SDC.

標(biāo)簽： VIVADO 時(shí)序約束

上傳時(shí)間： 2018-07-13

上傳用戶：yalsim
xilinx的SDC文件使用手冊(cè)

xilinx的SDC文件使用手冊(cè)，供VIVADO開發(fā)人員使用

標(biāo)簽： xilinx SDC 使用手冊(cè)

上傳時(shí)間： 2020-02-11

上傳用戶：蒙奇D小鬼
模5計(jì)數(shù)器verilog

verilog語言設(shè)計(jì)模5計(jì)數(shù)器，包括源程序和仿真程序，VIVADO軟件可直接下載運(yùn)行。

標(biāo)簽： verilog 模計(jì)數(shù)器

上傳時(shí)間： 2020-05-05

上傳用戶：may14
pg058-blk-mem-gen

VIVADO Block MemoryGenerator v8.4 詳細(xì)技術(shù)文檔

標(biāo)簽： blk-mem-gen 058 pg

上傳時(shí)間： 2020-10-28

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Xilinx FPGA設(shè)計(jì)權(quán)威指南 VIVADO 2014集成開發(fā)環(huán)境第3部分

Xilinx FPGA設(shè)計(jì)權(quán)威指南第3部分本資源較大，分為三個(gè)分別，全部下載完即可解壓打開：part1：https://dl.21ic.com/download/fpga-441445.html part2：https://dl.21ic.com/download/fpga-441446.html part3：https://dl.21ic.com/download/fpga-441447.html

標(biāo)簽： xilinx fpga

上傳時(shí)間： 2022-03-21

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Xilinx FPGA設(shè)計(jì)權(quán)威指南 VIVADO 2014集成開發(fā)環(huán)境第2部分

Xilinx FPGA設(shè)計(jì)權(quán)威指南第2部分本資源較大，分為三個(gè)分別，全部下載完即可解壓打開：part1：https://dl.21ic.com/download/fpga-441445.html part2：https://dl.21ic.com/download/fpga-441446.html part3：https://dl.21ic.com/download/fpga-441447.html

標(biāo)簽： xilinx fpga

上傳時(shí)間： 2022-03-21

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Xilinx FPGA設(shè)計(jì)權(quán)威指南 VIVADO 2014集成開發(fā)環(huán)境第1部分

Xilinx FPGA設(shè)計(jì)權(quán)威指南-何賓本資源較大，分為三個(gè)分別，全部下載完即可解壓打開：part1：https://dl.21ic.com/download/fpga-441445.html part2：https://dl.21ic.com/download/fpga-441446.html part3：https://dl.21ic.com/download/fpga-441447.html

標(biāo)簽： xilinx fpga

上傳時(shí)間： 2022-03-21

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ddr3應(yīng)用講解

ddr3應(yīng)用講解，包括在VIVADO中ddr3 ip核的建立過程以及相關(guān)程序講解。

標(biāo)簽： ddr3

上傳時(shí)間： 2022-06-07

上傳用戶：bluedrops
DDR3_FIFO代碼及設(shè)計(jì)文檔

DDR3_FIFO代碼及設(shè)計(jì)文檔將DDR3封裝成fifo，使用MIG ip core進(jìn)行DDR3的讀寫操作，外部看是一個(gè)fifo接口，內(nèi)部使用ip core，有詳細(xì)的設(shè)計(jì)文檔和代碼能有查看。本代碼在VIVADO平臺(tái)上仿真并進(jìn)行測(cè)試。

標(biāo)簽： ddr3 fifo

上傳時(shí)間： 2022-06-09

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Xilinx_FPGA設(shè)計(jì)權(quán)威指南_VIVADO集成設(shè)計(jì)環(huán)境

經(jīng)典FGPA學(xué)習(xí)書籍 Xilinx FPGA設(shè)計(jì)權(quán)威指南 VIVADO集成設(shè)計(jì)環(huán)境全書共分8章，內(nèi)容包括： VIVADO設(shè)計(jì)導(dǎo)論、VIVADO工程模式和非工程模式設(shè)計(jì)流程、VIVADO調(diào)試流程、基于IP的嵌入式系統(tǒng)設(shè)計(jì)流程、VIVADO HLS設(shè)計(jì)流程、System Generator設(shè)計(jì)流程、VIVADO部分可重配置設(shè)計(jì)流程和VIVADO高級(jí)設(shè)計(jì)技術(shù)。本書參考了Xilinx公司提供的VIVADO最新設(shè)計(jì)資料，理論與應(yīng)用并重，將Xilinx公司最新的設(shè)計(jì)方法貫穿在具體的設(shè)計(jì)實(shí)現(xiàn)中。本書可作為使用Xilinx VIVADO集成開發(fā)環(huán)境進(jìn)行FPGA設(shè)計(jì)的工程技術(shù)人員的參考用書，也可作為電子信息類專業(yè)高年級(jí)本科生和研究生的教學(xué)用書，同時(shí)也可作為Xilinx公司的培訓(xùn)教材。本書全面系統(tǒng)地介紹了Xilinx新一代集成開發(fā)環(huán)境VIVADO的設(shè)計(jì)方法、設(shè)計(jì)流程和具體實(shí)現(xiàn)。

標(biāo)簽： fpga VIVADO

上傳時(shí)間： 2022-06-10

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VIVADO

VIVADO時(shí)序約束

xilinx的SDC文件使用手冊(cè)

模5計(jì)數(shù)器verilog

pg058-blk-mem-gen

Xilinx FPGA設(shè)計(jì)權(quán)威指南 VIVADO 2014集成開發(fā)環(huán)境第3部分

Xilinx FPGA設(shè)計(jì)權(quán)威指南 VIVADO 2014集成開發(fā)環(huán)境第2部分

Xilinx FPGA設(shè)計(jì)權(quán)威指南 VIVADO 2014集成開發(fā)環(huán)境第1部分

ddr3應(yīng)用講解

DDR3_FIFO代碼及設(shè)計(jì)文檔

Xilinx_FPGA設(shè)計(jì)權(quán)威指南_VIVADO集成設(shè)計(jì)環(huán)境