VeRILogHDL 英文版的介紹資料
標(biāo)簽： VeRILogHDL 英文
上傳時間： 2017-06-11
上傳用戶：遠(yuǎn)遠(yuǎn)ssad
yong VeRILogHDL yu yan bianxie de pinlv fa sheng qi,shi yong ISE ruan jian da kai.
標(biāo)簽： yong VeRILogHDL bianxie pinlv
上傳時間： 2017-06-12
上傳用戶：lijinchuan
一個基于VeRILogHDL語言的16位的booth算法的乘法器及其測試代碼
標(biāo)簽： VeRILogHDL booth 語言 算法
上傳時間： 2014-01-18
上傳用戶：從此走出陰霾
此書為VeRILogHDL的設(shè)計(jì)例子，里面所舉例比較實(shí)際好用，希望給同志們有幫助！
標(biāo)簽： VeRILogHDL
上傳時間： 2017-06-29
上傳用戶：天誠24
摸獎桶程序設(shè)計(jì) 也就是樂透彩票模擬程序 程序?yàn)?b>VeRILogHDL描述 詳細(xì)請看英文描述
標(biāo)簽： VeRILogHDL 程序 程序設(shè)計(jì) 模擬
上傳時間： 2017-07-13
上傳用戶：爺?shù)臍赓|(zhì)
VeRILogHDL編寫的并串轉(zhuǎn)換模塊，在ISE軟件中仿真過，可綜合，絕對是正確的
標(biāo)簽： VeRILogHDL 編寫 轉(zhuǎn)換模塊
上傳時間： 2014-01-07
上傳用戶：李彥東
上傳時間： 2014-01-22
上傳用戶：ZJX5201314
VeRILogHDL編寫的低通濾波器模塊，在ISE軟件中仿真過
標(biāo)簽： VeRILogHDL 編寫 低通濾波器 模塊
上傳時間： 2017-07-19
上傳用戶：牛津鞋
VeRILogHDL編寫的QPSK選相法調(diào)制模塊，在ISE軟件中仿真過，可綜合，絕對是正確的
標(biāo)簽： VeRILogHDL QPSK 編寫 模塊
上傳時間： 2014-09-11
上傳用戶：515414293
8.4 ADC0809接口電路及程序設(shè)計(jì) ADC0808/ADC0809資料； 基于VeRILogHDL的ADC0809采樣控制器設(shè)計(jì)； 基于VHDL語言的A_D采樣控制器設(shè)計(jì)。
標(biāo)簽： ADC 0809 VeRILogHDL 0808
上傳時間： 2014-11-28
上傳用戶：love_stanford
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