verilogHDL編寫的并串轉(zhuǎn)換模塊，在ISE軟件中仿真過，可綜合，絕對(duì)是正確的
資源簡(jiǎn)介：verilogHDL編寫的并串轉(zhuǎn)換模塊，在ISE軟件中仿真過，可綜合，絕對(duì)是正確的
上傳時(shí)間： 2014-01-07
上傳用戶：李彥東
資源簡(jiǎn)介：verilogHDL編寫的并串轉(zhuǎn)換模塊，在ISE軟件中仿真過，可綜合，絕對(duì)是正確的
上傳時(shí)間： 2014-01-22
上傳用戶：ZJX5201314
資源簡(jiǎn)介：用verilog HDL編寫的并串轉(zhuǎn)換模塊，在ISE軟件仿真過，也可綜合
上傳時(shí)間： 2014-10-10
上傳用戶：han_zh
資源簡(jiǎn)介：用VHDL編寫的并串轉(zhuǎn)換和串并轉(zhuǎn)換實(shí)例，希望對(duì)您有所幫助，其中輸入數(shù)據(jù)是時(shí)鐘的16倍
上傳時(shí)間： 2015-06-08
上傳用戶：1079836864
資源簡(jiǎn)介：昨天在論壇上看到有人帖出了他寫的并串轉(zhuǎn)換VHDL代碼，但是他自己說(shuō)有問題，但是不知道怎么改。我大概看了一下，發(fā)現(xiàn)思路還是比較亂的。于是就寫下了我自己的并串轉(zhuǎn)換代碼。
上傳時(shí)間： 2015-08-14
上傳用戶：曹云鵬
資源簡(jiǎn)介：實(shí)現(xiàn)6位數(shù)據(jù)寬度的并串轉(zhuǎn)換，編譯和仿真完美實(shí)現(xiàn),編程環(huán)境Quartus.
上傳時(shí)間： 2016-08-20
上傳用戶：lht618
資源簡(jiǎn)介：基于VHDL語(yǔ)言的并串轉(zhuǎn)換程序，有四位的并行輸出轉(zhuǎn)換為串行輸出
上傳時(shí)間： 2016-09-19
上傳用戶：dongqiangqiang
資源簡(jiǎn)介：兩個(gè)進(jìn)程的并串轉(zhuǎn)換設(shè)計(jì)，VHDL的Xilinx的開發(fā)環(huán)境
上傳時(shí)間： 2014-01-02
上傳用戶：13215175592
資源簡(jiǎn)介：自己編寫的并串變換的fpga程序，使用verilog語(yǔ)言
上傳時(shí)間： 2014-01-25
上傳用戶：569342831
資源簡(jiǎn)介：verilogHDL編寫的低通濾波器模塊，在ISE軟件中仿真過
上傳時(shí)間： 2017-07-19
上傳用戶：牛津鞋
資源簡(jiǎn)介：并/串轉(zhuǎn)換器即并行輸入、串行輸出轉(zhuǎn)換器，例如一個(gè)8bit輸入的并/串轉(zhuǎn)換器，輸出時(shí)鐘頻率是輸入時(shí)鐘頻率的8倍，輸入端一個(gè)時(shí)鐘到來(lái)，8個(gè)輸入端口同時(shí)輸入數(shù)據(jù)；輸出端以8倍的速度將并行輸入的8bit串行輸出，至于從高位輸出還是從低位輸出，可以再程序中指定。
上傳時(shí)間： 2014-01-21
上傳用戶：2467478207
資源簡(jiǎn)介：SDI接口的源程序,包括擾碼編碼,并串轉(zhuǎn)換,用VHDL硬件描述語(yǔ)言編寫
上傳時(shí)間： 2014-08-24
上傳用戶：gtzj
資源簡(jiǎn)介：這是本人編寫的一個(gè)Huffman壓縮算法,壓縮效率最好能達(dá)到％20左右,已將所有的編碼串轉(zhuǎn)換成為二進(jìn)制碼
上傳時(shí)間： 2013-12-25
上傳用戶：l254587896
資源簡(jiǎn)介：這是一個(gè)用VHDL語(yǔ)言編寫的并口轉(zhuǎn)串口程序，在altera開發(fā)系統(tǒng)下驗(yàn)證通過，運(yùn)用于開發(fā)板與計(jì)算機(jī)之間的通信，源程序可以提供參考
上傳時(shí)間： 2014-12-21
上傳用戶：cylnpy
資源簡(jiǎn)介：verilogHDL編寫的串口檢測(cè)程序，自己寫的，相對(duì)其他的代碼，本程序比較簡(jiǎn)短，初學(xué)者容易掌握。
上傳時(shí)間： 2013-12-10
上傳用戶：Amygdala
資源簡(jiǎn)介：前段時(shí)間看見有人在網(wǎng)上求并串轉(zhuǎn)換的程序，今天閑了，就編了一個(gè)供大家參考一下。 其實(shí)是很簡(jiǎn)單的，只要理清思路，還是很容易的 。
上傳時(shí)間： 2014-01-02
上傳用戶：epson850
資源簡(jiǎn)介：這個(gè)并串轉(zhuǎn)換代碼是依靠同步狀態(tài)機(jī)來(lái)實(shí)現(xiàn)其控制的。其實(shí)并串轉(zhuǎn)換在實(shí)際的電路中使用還是比較多的，尤其在通信線路方面的復(fù)用和分解方面，原理上就是一個(gè)串并轉(zhuǎn)換和并串轉(zhuǎn)換的過程。舉個(gè)簡(jiǎn)單的例子，計(jì)算機(jī)串口發(fā)送數(shù)據(jù)的過程，如果滿足發(fā)送條件了，其實(shí)就是一...
上傳時(shí)間： 2013-12-29
上傳用戶：SimonQQ
資源簡(jiǎn)介：采用verilogHDL編寫的I2C接口及SPI接口模塊，經(jīng)過測(cè)試 相當(dāng)不錯(cuò) COPY過去可直接使用
上傳時(shí)間： 2013-12-17
上傳用戶：qwe1234
資源簡(jiǎn)介：這個(gè)并串轉(zhuǎn)換代碼是依靠同步狀態(tài)機(jī)來(lái)實(shí)現(xiàn)其控制的。其實(shí)并串轉(zhuǎn)換在實(shí)際的電路中使用還是比較多的，尤其在通信線路方面的復(fù)用和分解方面，原理上就是一個(gè)串并轉(zhuǎn)換和并串轉(zhuǎn)換的過程。舉個(gè)簡(jiǎn)單的例子，計(jì)算機(jī)串口發(fā)送數(shù)據(jù)的過程，如果滿足發(fā)送條件了，其實(shí)就是一...
上傳時(shí)間： 2014-01-04
上傳用戶：腳趾頭
資源簡(jiǎn)介：verilogHDL編寫的QPSK選相法調(diào)制模塊，在ISE軟件中仿真過，可綜合，絕對(duì)是正確的
上傳時(shí)間： 2014-09-11
上傳用戶：515414293
資源簡(jiǎn)介：并串轉(zhuǎn)換器：將并行輸入的信號(hào)以串行方式輸出，這里要注意需先對(duì)時(shí)鐘進(jìn)行分頻，用得到的低頻信號(hào)控制時(shí)序，有利于觀察結(jié)果（可以通過L燈觀察結(jié)果）
上傳時(shí)間： 2013-12-21
上傳用戶：jiahao131
資源簡(jiǎn)介：arm實(shí)驗(yàn)時(shí)編寫的linux串口程序，實(shí)現(xiàn)了基本的串口通訊功能，并在接收?qǐng)?bào)文時(shí)，使用了環(huán)形緩沖區(qū)，希望程序?qū)Υ蠹矣兴鶐椭缬蠦ug，請(qǐng)給我留言，謝謝。
上傳時(shí)間： 2015-06-17
上傳用戶：JasonC
資源簡(jiǎn)介：用匯編語(yǔ)言編寫的數(shù)制轉(zhuǎn)換程序，可以將5位的二進(jìn)制串轉(zhuǎn)化為十進(jìn)制數(shù)字輸出
上傳時(shí)間： 2015-06-22
上傳用戶：kristycreasy
資源簡(jiǎn)介：wince下使用vc編寫的對(duì)串口讀寫的小程序，調(diào)用底層api對(duì)串口進(jìn)行操作，自己可以設(shè)置波特率等參數(shù)，并將讀到數(shù)據(jù)進(jìn)行現(xiàn)實(shí)
上傳時(shí)間： 2014-01-11
上傳用戶：tyler
資源簡(jiǎn)介：使用VHDL語(yǔ)言編寫的A/D轉(zhuǎn)換程序，可在FPGA平臺(tái)使用
上傳時(shí)間： 2013-08-06
上傳用戶：杏簾在望
資源簡(jiǎn)介：利用VHDL語(yǔ)言編寫的一個(gè)crc功能模塊，可下載到FPGA實(shí)現(xiàn)功能
上傳時(shí)間： 2013-09-03
上傳用戶：王慶才
資源簡(jiǎn)介：一個(gè)用 VB 編寫的基于串口通信的簡(jiǎn)單監(jiān)測(cè)程序
上傳時(shí)間： 2013-12-13
上傳用戶：kiklkook
資源簡(jiǎn)介：vc編寫的進(jìn)制轉(zhuǎn)換程序
上傳時(shí)間： 2014-01-30
上傳用戶：cc1915
資源簡(jiǎn)介：這是VC編寫的并口驅(qū)動(dòng)
上傳時(shí)間： 2013-12-11
上傳用戶：edisonfather
資源簡(jiǎn)介：是用該語(yǔ)言編寫的關(guān)于串口通信的源代碼。歡迎各位下載
上傳時(shí)間： 2015-03-24
上傳用戶：zhuimenghuadie
