相 關(guān) 資 源

• verilogHDL編寫(xiě)的并串轉(zhuǎn)換模塊免費(fèi)下載

  資源簡(jiǎn)介：verilogHDL編寫(xiě)的并串轉(zhuǎn)換模塊，在ISE軟件中仿真過(guò)，可綜合，絕對(duì)是正確的

  標(biāo)簽： verilogHDL 編寫(xiě) 轉(zhuǎn)換模塊

  上傳時(shí)間： 2014-01-07

  上傳用戶：李彥東

• verilogHDL編寫(xiě)的并串轉(zhuǎn)換模塊免費(fèi)下載

  資源簡(jiǎn)介：verilogHDL編寫(xiě)的并串轉(zhuǎn)換模塊，在ISE軟件中仿真過(guò)，可綜合，絕對(duì)是正確的

  標(biāo)簽： verilogHDL 編寫(xiě) 轉(zhuǎn)換模塊

  上傳時(shí)間： 2014-01-22

  上傳用戶：ZJX5201314

• 用verilog HDL編寫(xiě)的并串轉(zhuǎn)換模塊免費(fèi)下載

  資源簡(jiǎn)介：用verilog HDL編寫(xiě)的并串轉(zhuǎn)換模塊，在ISE軟件仿真過(guò)，也可綜合

  標(biāo)簽： verilog HDL 編寫(xiě) 轉(zhuǎn)換模塊

  上傳時(shí)間： 2014-10-10

  上傳用戶：han_zh

• 用VHDL編寫(xiě)的并串轉(zhuǎn)換和串并轉(zhuǎn)換實(shí)例免費(fèi)下載

  資源簡(jiǎn)介：用VHDL編寫(xiě)的并串轉(zhuǎn)換和串并轉(zhuǎn)換實(shí)例，希望對(duì)您有所幫助，其中輸入數(shù)據(jù)是時(shí)鐘的16倍

  標(biāo)簽： VHDL 編寫(xiě) 串并轉(zhuǎn)換 轉(zhuǎn)換

  上傳時(shí)間： 2015-06-08

  上傳用戶：1079836864

• 昨天在論壇上看到有人帖出了他寫(xiě)的并串轉(zhuǎn)換VHDL代碼免費(fèi)下載

  資源簡(jiǎn)介：昨天在論壇上看到有人帖出了他寫(xiě)的并串轉(zhuǎn)換VHDL代碼，但是他自己說(shuō)有問(wèn)題，但是不知道怎么改。我大概看了一下，發(fā)現(xiàn)思路還是比較亂的。于是就寫(xiě)下了我自己的并串轉(zhuǎn)換代碼。

  標(biāo)簽： VHDL 論壇 代碼 轉(zhuǎn)換

  上傳時(shí)間： 2015-08-14

  上傳用戶：曹云鵬

• 實(shí)現(xiàn)6位數(shù)據(jù)寬度的并串轉(zhuǎn)換免費(fèi)下載

  資源簡(jiǎn)介：實(shí)現(xiàn)6位數(shù)據(jù)寬度的并串轉(zhuǎn)換，編譯和仿真完美實(shí)現(xiàn),編程環(huán)境Quartus.

  標(biāo)簽： 數(shù)據(jù) 寬 轉(zhuǎn)換

  上傳時(shí)間： 2016-08-20

  上傳用戶：lht618

• 基于VHDL語(yǔ)言的并串轉(zhuǎn)換程序免費(fèi)下載

  資源簡(jiǎn)介：基于VHDL語(yǔ)言的并串轉(zhuǎn)換程序，有四位的并行輸出轉(zhuǎn)換為串行輸出

  標(biāo)簽： VHDL 語(yǔ)言 程序 轉(zhuǎn)換

  上傳時(shí)間： 2016-09-19

  上傳用戶：dongqiangqiang

• 兩個(gè)進(jìn)程的并串轉(zhuǎn)換設(shè)計(jì)免費(fèi)下載

  資源簡(jiǎn)介：兩個(gè)進(jìn)程的并串轉(zhuǎn)換設(shè)計(jì)，VHDL的Xilinx的開(kāi)發(fā)環(huán)境

  標(biāo)簽： 進(jìn)程 轉(zhuǎn)換

  上傳時(shí)間： 2014-01-02

  上傳用戶：13215175592

• 自己編寫(xiě)的并串變換的fpga程序免費(fèi)下載

  資源簡(jiǎn)介：自己編寫(xiě)的并串變換的fpga程序，使用verilog語(yǔ)言

  標(biāo)簽： fpga 編寫(xiě) 變換 程序

  上傳時(shí)間： 2014-01-25

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• verilogHDL編寫(xiě)的低通濾波器模塊免費(fèi)下載

  資源簡(jiǎn)介：verilogHDL編寫(xiě)的低通濾波器模塊，在ISE軟件中仿真過(guò)

  標(biāo)簽： verilogHDL 編寫(xiě) 低通濾波器 模塊

  上傳時(shí)間： 2017-07-19

  上傳用戶：牛津鞋

• 并/串轉(zhuǎn)換器即并行輸入、串行輸出轉(zhuǎn)換器免費(fèi)下載

  資源簡(jiǎn)介：并/串轉(zhuǎn)換器即并行輸入、串行輸出轉(zhuǎn)換器，例如一個(gè)8bit輸入的并/串轉(zhuǎn)換器，輸出時(shí)鐘頻率是輸入時(shí)鐘頻率的8倍，輸入端一個(gè)時(shí)鐘到來(lái)，8個(gè)輸入端口同時(shí)輸入數(shù)據(jù)；輸出端以8倍的速度將并行輸入的8bit串行輸出，至于從高位輸出還是從低位輸出，可以再程序中指定。

  標(biāo)簽： 轉(zhuǎn)換器 并行 串行 輸入

  上傳時(shí)間： 2014-01-21

  上傳用戶：2467478207

• SDI接口的源程序,包括擾碼編碼,并串轉(zhuǎn)換,用VHDL硬件描述語(yǔ)言編寫(xiě)免費(fèi)下載

  資源簡(jiǎn)介：SDI接口的源程序,包括擾碼編碼,并串轉(zhuǎn)換,用VHDL硬件描述語(yǔ)言編寫(xiě)

  標(biāo)簽： VHDL SDI 接口 源程序

  上傳時(shí)間： 2014-08-24

  上傳用戶：gtzj

• 這是本人編寫(xiě)的一個(gè)Huffman壓縮算法,壓縮效率最好能達(dá)到％20左右,已將所有的編碼串轉(zhuǎn)換成為二進(jìn)制碼免費(fèi)下載

  資源簡(jiǎn)介：這是本人編寫(xiě)的一個(gè)Huffman壓縮算法,壓縮效率最好能達(dá)到％20左右,已將所有的編碼串轉(zhuǎn)換成為二進(jìn)制碼

  標(biāo)簽： Huffman 編寫(xiě) 壓縮算法 二進(jìn)制碼

  上傳時(shí)間： 2013-12-25

  上傳用戶：l254587896

• 這是一個(gè)用VHDL語(yǔ)言編寫(xiě)的并口轉(zhuǎn)串口程序免費(fèi)下載

  資源簡(jiǎn)介：這是一個(gè)用VHDL語(yǔ)言編寫(xiě)的并口轉(zhuǎn)串口程序，在altera開(kāi)發(fā)系統(tǒng)下驗(yàn)證通過(guò)，運(yùn)用于開(kāi)發(fā)板與計(jì)算機(jī)之間的通信，源程序可以提供參考

  標(biāo)簽： VHDL 語(yǔ)言 編寫(xiě) 并口

  上傳時(shí)間： 2014-12-21

  上傳用戶：cylnpy

• verilogHDL編寫(xiě)的串口檢測(cè)程序免費(fèi)下載

  資源簡(jiǎn)介：verilogHDL編寫(xiě)的串口檢測(cè)程序，自己寫(xiě)的，相對(duì)其他的代碼，本程序比較簡(jiǎn)短，初學(xué)者容易掌握。

  標(biāo)簽： verilogHDL 編寫(xiě) 串口檢測(cè) 程序

  上傳時(shí)間： 2013-12-10

  上傳用戶：Amygdala

• 前段時(shí)間看見(jiàn)有人在網(wǎng)上求并串轉(zhuǎn)換的程序免費(fèi)下載

  資源簡(jiǎn)介：前段時(shí)間看見(jiàn)有人在網(wǎng)上求并串轉(zhuǎn)換的程序，今天閑了，就編了一個(gè)供大家參考一下。 其實(shí)是很簡(jiǎn)單的，只要理清思路，還是很容易的 。

  標(biāo)簽： 轉(zhuǎn)換 程序

  上傳時(shí)間： 2014-01-02

  上傳用戶：epson850

• 這個(gè)并串轉(zhuǎn)換代碼是依靠同步狀態(tài)機(jī)來(lái)實(shí)現(xiàn)其控制的。其實(shí)并串轉(zhuǎn)換在實(shí)際的電路中使用還是比較多的免費(fèi)下載

  資源簡(jiǎn)介：這個(gè)并串轉(zhuǎn)換代碼是依靠同步狀態(tài)機(jī)來(lái)實(shí)現(xiàn)其控制的。其實(shí)并串轉(zhuǎn)換在實(shí)際的電路中使用還是比較多的，尤其在通信線路方面的復(fù)用和分解方面，原理上就是一個(gè)串并轉(zhuǎn)換和并串轉(zhuǎn)換的過(guò)程。舉個(gè)簡(jiǎn)單的例子，計(jì)算機(jī)串口發(fā)送數(shù)據(jù)的過(guò)程，如果滿足發(fā)送條件了，其實(shí)就是一...

  標(biāo)簽： 轉(zhuǎn)換 代碼 狀態(tài) 控制

  上傳時(shí)間： 2013-12-29

  上傳用戶：SimonQQ

• 采用verilogHDL編寫(xiě)的I2C接口及SPI接口模塊免費(fèi)下載

  資源簡(jiǎn)介：采用verilogHDL編寫(xiě)的I2C接口及SPI接口模塊，經(jīng)過(guò)測(cè)試 相當(dāng)不錯(cuò) COPY過(guò)去可直接使用

  標(biāo)簽： verilogHDL I2C SPI 編寫(xiě)

  上傳時(shí)間： 2013-12-17

  上傳用戶：qwe1234

• 這個(gè)并串轉(zhuǎn)換代碼是依靠同步狀態(tài)機(jī)來(lái)實(shí)現(xiàn)其控制的。其實(shí)并串轉(zhuǎn)換在實(shí)際的電路中使用還是比較多的免費(fèi)下載

  資源簡(jiǎn)介：這個(gè)并串轉(zhuǎn)換代碼是依靠同步狀態(tài)機(jī)來(lái)實(shí)現(xiàn)其控制的。其實(shí)并串轉(zhuǎn)換在實(shí)際的電路中使用還是比較多的，尤其在通信線路方面的復(fù)用和分解方面，原理上就是一個(gè)串并轉(zhuǎn)換和并串轉(zhuǎn)換的過(guò)程。舉個(gè)簡(jiǎn)單的例子，計(jì)算機(jī)串口發(fā)送數(shù)據(jù)的過(guò)程，如果滿足發(fā)送條件了，其實(shí)就是一...

  標(biāo)簽： 轉(zhuǎn)換 代碼 狀態(tài) 控制

  上傳時(shí)間： 2014-01-04

  上傳用戶：腳趾頭

• verilogHDL編寫(xiě)的QPSK選相法調(diào)制模塊免費(fèi)下載

  資源簡(jiǎn)介：verilogHDL編寫(xiě)的QPSK選相法調(diào)制模塊，在ISE軟件中仿真過(guò)，可綜合，絕對(duì)是正確的

  標(biāo)簽： verilogHDL QPSK 編寫(xiě) 模塊

  上傳時(shí)間： 2014-09-11

  上傳用戶：515414293

• 并串轉(zhuǎn)換器：將并行輸入的信號(hào)以串行方式輸出免費(fèi)下載

  資源簡(jiǎn)介：并串轉(zhuǎn)換器：將并行輸入的信號(hào)以串行方式輸出，這里要注意需先對(duì)時(shí)鐘進(jìn)行分頻，用得到的低頻信號(hào)控制時(shí)序，有利于觀察結(jié)果（可以通過(guò)L燈觀察結(jié)果）

  標(biāo)簽： 轉(zhuǎn)換器 并行 信號(hào) 串行方式

  上傳時(shí)間： 2013-12-21

  上傳用戶：jiahao131

• arm實(shí)驗(yàn)時(shí)編寫(xiě)的linux串口程序免費(fèi)下載

  資源簡(jiǎn)介：arm實(shí)驗(yàn)時(shí)編寫(xiě)的linux串口程序，實(shí)現(xiàn)了基本的串口通訊功能，并在接收?qǐng)?bào)文時(shí)，使用了環(huán)形緩沖區(qū)，希望程序?qū)Υ蠹矣兴鶐椭缬蠦ug，請(qǐng)給我留言，謝謝。

  標(biāo)簽： linux arm 實(shí)驗(yàn) 串口程序

  上傳時(shí)間： 2015-06-17

  上傳用戶：JasonC

• 用匯編語(yǔ)言編寫(xiě)的數(shù)制轉(zhuǎn)換程序免費(fèi)下載

  資源簡(jiǎn)介：用匯編語(yǔ)言編寫(xiě)的數(shù)制轉(zhuǎn)換程序，可以將5位的二進(jìn)制串轉(zhuǎn)化為十進(jìn)制數(shù)字輸出

  標(biāo)簽： 匯編語(yǔ)言 數(shù)制轉(zhuǎn)換 編寫(xiě) 程序

  上傳時(shí)間： 2015-06-22

  上傳用戶：kristycreasy

• wince下使用vc編寫(xiě)的對(duì)串口讀寫(xiě)的小程序免費(fèi)下載

  資源簡(jiǎn)介：wince下使用vc編寫(xiě)的對(duì)串口讀寫(xiě)的小程序，調(diào)用底層api對(duì)串口進(jìn)行操作，自己可以設(shè)置波特率等參數(shù)，并將讀到數(shù)據(jù)進(jìn)行現(xiàn)實(shí)

  標(biāo)簽： wince 編寫(xiě) 串口 程序

  上傳時(shí)間： 2014-01-11

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• 使用VHDL語(yǔ)言編寫(xiě)的A/D轉(zhuǎn)換程序免費(fèi)下載

  資源簡(jiǎn)介：使用VHDL語(yǔ)言編寫(xiě)的A/D轉(zhuǎn)換程序，可在FPGA平臺(tái)使用

  標(biāo)簽： VHDL 語(yǔ)言 編寫(xiě) 程序

  上傳時(shí)間： 2013-08-06

  上傳用戶：杏簾在望

• 利用VHDL語(yǔ)言編寫(xiě)的一個(gè)crc功能模塊免費(fèi)下載

  資源簡(jiǎn)介：利用VHDL語(yǔ)言編寫(xiě)的一個(gè)crc功能模塊，可下載到FPGA實(shí)現(xiàn)功能

  標(biāo)簽： VHDL crc 語(yǔ)言 編寫(xiě)

  上傳時(shí)間： 2013-09-03

  上傳用戶：王慶才

• 一個(gè)用 VB 編寫(xiě)的基于串口通信的簡(jiǎn)單監(jiān)測(cè)程序免費(fèi)下載

  資源簡(jiǎn)介：一個(gè)用 VB 編寫(xiě)的基于串口通信的簡(jiǎn)單監(jiān)測(cè)程序

  標(biāo)簽： VB 編寫(xiě) 串口通信 監(jiān)測(cè)程序

  上傳時(shí)間： 2013-12-13

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• vc編寫(xiě)的進(jìn)制轉(zhuǎn)換程序免費(fèi)下載

  資源簡(jiǎn)介：vc編寫(xiě)的進(jìn)制轉(zhuǎn)換程序

  標(biāo)簽： 編寫(xiě) 程序 進(jìn)制轉(zhuǎn)換

  上傳時(shí)間： 2014-01-30

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• 這是VC編寫(xiě)的并口驅(qū)動(dòng)免費(fèi)下載

  資源簡(jiǎn)介：這是VC編寫(xiě)的并口驅(qū)動(dòng)

  標(biāo)簽： 編寫(xiě) 并口 驅(qū)動(dòng)

  上傳時(shí)間： 2013-12-11

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• 是用該語(yǔ)言編寫(xiě)的關(guān)于串口通信的源代碼。歡迎各位下載免費(fèi)下載

  資源簡(jiǎn)介：是用該語(yǔ)言編寫(xiě)的關(guān)于串口通信的源代碼。歡迎各位下載

  標(biāo)簽： 語(yǔ)言 編寫(xiě) 串口通信

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