verilogHDL編寫的并串轉換模塊,在ISE軟件中仿真過,可綜合,絕對是正確的
資源簡介:verilogHDL編寫的并串轉換模塊,在ISE軟件中仿真過,可綜合,絕對是正確的
上傳時間: 2014-01-07
上傳用戶:李彥東
資源簡介:verilogHDL編寫的并串轉換模塊,在ISE軟件中仿真過,可綜合,絕對是正確的
上傳時間: 2014-01-22
上傳用戶:ZJX5201314
資源簡介:用verilog HDL編寫的并串轉換模塊,在ISE軟件仿真過,也可綜合
上傳時間: 2014-10-10
上傳用戶:han_zh
資源簡介:用VHDL編寫的并串轉換和串并轉換實例,希望對您有所幫助,其中輸入數據是時鐘的16倍
上傳時間: 2015-06-08
上傳用戶:1079836864
資源簡介:昨天在論壇上看到有人帖出了他寫的并串轉換VHDL代碼,但是他自己說有問題,但是不知道怎么改。我大概看了一下,發(fā)現思路還是比較亂的。于是就寫下了我自己的并串轉換代碼。
上傳時間: 2015-08-14
上傳用戶:曹云鵬
資源簡介:實現6位數據寬度的并串轉換,編譯和仿真完美實現,編程環(huán)境Quartus.
上傳時間: 2016-08-20
上傳用戶:lht618
資源簡介:基于VHDL語言的并串轉換程序,有四位的并行輸出轉換為串行輸出
上傳時間: 2016-09-19
上傳用戶:dongqiangqiang
資源簡介:兩個進程的并串轉換設計,VHDL的Xilinx的開發(fā)環(huán)境
上傳時間: 2014-01-02
上傳用戶:13215175592
資源簡介:自己編寫的并串變換的fpga程序,使用verilog語言
上傳時間: 2014-01-25
上傳用戶:569342831
資源簡介:verilogHDL編寫的低通濾波器模塊,在ISE軟件中仿真過
上傳時間: 2017-07-19
上傳用戶:牛津鞋
資源簡介:并/串轉換器即并行輸入、串行輸出轉換器,例如一個8bit輸入的并/串轉換器,輸出時鐘頻率是輸入時鐘頻率的8倍,輸入端一個時鐘到來,8個輸入端口同時輸入數據;輸出端以8倍的速度將并行輸入的8bit串行輸出,至于從高位輸出還是從低位輸出,可以再程序中指定。
上傳時間: 2014-01-21
上傳用戶:2467478207
資源簡介:SDI接口的源程序,包括擾碼編碼,并串轉換,用VHDL硬件描述語言編寫
上傳時間: 2014-08-24
上傳用戶:gtzj
資源簡介:這是本人編寫的一個Huffman壓縮算法,壓縮效率最好能達到%20左右,已將所有的編碼串轉換成為二進制碼
上傳時間: 2013-12-25
上傳用戶:l254587896
資源簡介:這是一個用VHDL語言編寫的并口轉串口程序,在altera開發(fā)系統(tǒng)下驗證通過,運用于開發(fā)板與計算機之間的通信,源程序可以提供參考
上傳時間: 2014-12-21
上傳用戶:cylnpy
資源簡介:verilogHDL編寫的串口檢測程序,自己寫的,相對其他的代碼,本程序比較簡短,初學者容易掌握。
上傳時間: 2013-12-10
上傳用戶:Amygdala
資源簡介:前段時間看見有人在網上求并串轉換的程序,今天閑了,就編了一個供大家參考一下。 其實是很簡單的,只要理清思路,還是很容易的 。
上傳時間: 2014-01-02
上傳用戶:epson850
資源簡介:這個并串轉換代碼是依靠同步狀態(tài)機來實現其控制的。其實并串轉換在實際的電路中使用還是比較多的,尤其在通信線路方面的復用和分解方面,原理上就是一個串并轉換和并串轉換的過程。舉個簡單的例子,計算機串口發(fā)送數據的過程,如果滿足發(fā)送條件了,其實就是一...
上傳時間: 2013-12-29
上傳用戶:SimonQQ
資源簡介:采用verilogHDL編寫的I2C接口及SPI接口模塊,經過測試 相當不錯 COPY過去可直接使用
上傳時間: 2013-12-17
上傳用戶:qwe1234
資源簡介:這個并串轉換代碼是依靠同步狀態(tài)機來實現其控制的。其實并串轉換在實際的電路中使用還是比較多的,尤其在通信線路方面的復用和分解方面,原理上就是一個串并轉換和并串轉換的過程。舉個簡單的例子,計算機串口發(fā)送數據的過程,如果滿足發(fā)送條件了,其實就是一...
上傳時間: 2014-01-04
上傳用戶:腳趾頭
資源簡介:verilogHDL編寫的QPSK選相法調制模塊,在ISE軟件中仿真過,可綜合,絕對是正確的
上傳時間: 2014-09-11
上傳用戶:515414293
資源簡介:并串轉換器:將并行輸入的信號以串行方式輸出,這里要注意需先對時鐘進行分頻,用得到的低頻信號控制時序,有利于觀察結果(可以通過L燈觀察結果)
上傳時間: 2013-12-21
上傳用戶:jiahao131
資源簡介:arm實驗時編寫的linux串口程序,實現了基本的串口通訊功能,并在接收報文時,使用了環(huán)形緩沖區(qū),希望程序對大家有所幫助,如有Bug,請給我留言,謝謝。
上傳時間: 2015-06-17
上傳用戶:JasonC
資源簡介:用匯編語言編寫的數制轉換程序,可以將5位的二進制串轉化為十進制數字輸出
上傳時間: 2015-06-22
上傳用戶:kristycreasy
資源簡介:wince下使用vc編寫的對串口讀寫的小程序,調用底層api對串口進行操作,自己可以設置波特率等參數,并將讀到數據進行現實
上傳時間: 2014-01-11
上傳用戶:tyler
資源簡介:使用VHDL語言編寫的A/D轉換程序,可在FPGA平臺使用
上傳時間: 2013-08-06
上傳用戶:杏簾在望
資源簡介:利用VHDL語言編寫的一個crc功能模塊,可下載到FPGA實現功能
上傳時間: 2013-09-03
上傳用戶:王慶才
資源簡介:一個用 VB 編寫的基于串口通信的簡單監(jiān)測程序
上傳時間: 2013-12-13
上傳用戶:kiklkook
資源簡介:vc編寫的進制轉換程序
上傳時間: 2014-01-30
上傳用戶:cc1915
資源簡介:這是VC編寫的并口驅動
上傳時間: 2013-12-11
上傳用戶:edisonfather
資源簡介:是用該語言編寫的關于串口通信的源代碼。歡迎各位下載
上傳時間: 2015-03-24
上傳用戶:zhuimenghuadie