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Verilog, c and asm source codes of the Minimig system, a fpga implementation of the Amiga computer. Version minimig-j used on the Minimig fpga board.
標(biāo)簽： implementation the computer Verilog
上傳時間： 2017-09-24
上傳用戶：xauthu
本文主要介紹了Verilog HDL 語言的一些基本知識，目的是使初學(xué)者能夠迅速掌握HDL 設(shè)計方法，初步了解并掌握Verilog HDL語言的基本要素，能夠讀懂簡單的設(shè)計代碼并能 夠進行一些簡單設(shè)計的Verilog HDL建模。
上傳時間： 2017-04-08
上傳用戶：sw_324
verilog語言學(xué)習(xí)，講述基本語法以及代碼，提供例子供各位學(xué)習(xí)
標(biāo)簽： verilog
上傳時間： 2020-10-24
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FPGA采樣AD9238數(shù)據(jù)并通過VGA波形顯示例程 Verilog邏輯源碼Quartus工程文件+文檔說明,FPGA型號Cyclone4E系列中的EP4CE6F17C8，Quartus版本17.1。ADC 模塊型號為 AN9238，最大采樣率 65Mhz，精度為12 位。實驗中把 AN9238 的 2 路輸入以波形方式在 HDMI 上顯示出來，我們可以用更加直觀的方式觀察波形，是一個數(shù)字示波器雛形。module top( input clk, input rst_n, output ad9238_clk_ch0, output ad9238_clk_ch1, input[11:0] ad9238_data_ch0, input[11:0] ad9238_data_ch1, //vga output output vga_out_hs, //vga horizontal synchronization output vga_out_vs, //vga vertical synchronization output[4:0] vga_out_r, //vga red output[5:0] vga_out_g, //vga green output[4:0] vga_out_b //vga blue);wire video_clk;wire video_hs;wire video_vs;wire video_de;wire[7:0] video_r;wire[7:0] video_g;wire[7:0] video_b;wire grid_hs;wire grid_vs;wire grid_de;wire[7:0] grid_r;wire[7:0] grid_g;wire[7:0] grid_b;wire wave0_hs;wire wave0_vs;wire wave0_de;wire[7:0] wave0_r;wire[7:0] wave0_g;wire[7:0] wave0_b;wire wave1_hs;wire wave1_vs;wire wave1_de;wire[7:0] wave1_r;wire[7:0] wave1_g;wire[7:0] wave1_b;wire adc_clk;wire adc0_buf_wr;wire[10:0] adc0_buf_addr;wire[7:0] adc0_bu
上傳時間： 2021-10-27
上傳用戶：qingfengchizhu
華為開關(guān)電源電感器設(shè)計 正激式開關(guān)電源變壓器設(shè)計步驟
標(biāo)簽： 華為 開關(guān)電源
上傳時間： 2021-12-03
上傳用戶：fliang
Verilog HDl語言實現(xiàn)CPLD-EPC240與電腦的串口通訊QUARTUS邏輯工程源碼 //本模塊的功能是驗證實現(xiàn)和PC機進行基本的串口通信的功能。需要在//PC機上安裝一個串口調(diào)試工具來驗證程序的功能。//程序?qū)崿F(xiàn)了一個收發(fā)一幀10個bit（即無奇偶校驗位）的串口控//制器，10個bit是1位起始位，8個數(shù)據(jù)位，1個結(jié)束//位。串口的波特律由程序中定義的div_par參數(shù)決定，更改該參數(shù)可以實//現(xiàn)相應(yīng)的波特率。程序當(dāng)前設(shè)定的div_par 的值是0x145，對應(yīng)的波特率是//9600。用一個8倍波特率的時鐘將發(fā)送或接受每一位bit的周期時間//劃分為8個時隙以使通信同步.//程序的工作過程是：串口處于全雙工工作狀態(tài)，按動key1，F(xiàn)PGA/CPLD向PC發(fā)送“21 EDA"//字符串（串口調(diào)試工具設(shè)成按ASCII碼接受方式）；PC可隨時向FPGA/CPLD發(fā)送0-F的十六進制
標(biāo)簽： verilog hdl cpld 串口通訊 quartus
上傳時間： 2022-02-18
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主要內(nèi)容介紹 Allegro 如何載入 Netlist，進而認(rèn)識新式轉(zhuǎn)法和舊式轉(zhuǎn)法有何不同及優(yōu)缺點的分析，透過本章學(xué)習(xí)可以對 Allegro 和 Capture 之間的互動關(guān)係，同時也能體驗出 Allegro 和 Capture 同步變更屬性等強大功能。Netlist 是連接線路圖和 Allegro Layout 圖檔的橋樑。在這裏所介紹的 Netlist 資料的轉(zhuǎn)入動作只是針對由 Capture（線路圖部分）產(chǎn)生的 Netlist 轉(zhuǎn)入 Allegro（Layout部分）1． 在 OrCAD Capture 中設(shè)計好線路圖。2． 然後由 OrCAD Capture 產(chǎn)生 Netlist（annotate 是在進行線路圖根據(jù)第五步產(chǎn)生的資料進行編改）。 3． 把產(chǎn)生的 Netlist 轉(zhuǎn)入 Allegro（layout 工作系統(tǒng)）。 4． 在 Allegro 中進行 PCB 的 layout。 5． 把在 Allegro 中產(chǎn)生的 back annotate（Logic）轉(zhuǎn)出（在實際 layout 時可能對原有的 Netlist 有改動過），並轉(zhuǎn)入 OrCAD Capture 裏進行回編。
上傳時間： 2022-04-28
上傳用戶：kingwide
本書重點介紹硬件設(shè)計描述和驗證語言 system verilog的基本語法及其在功能驗證上的應(yīng) 用；書中以功能驗證為主線，講述基本的驗證流程、高級驗證技術(shù)和驗證方法學(xué)，以 system verilog為基礎(chǔ)結(jié)合石頭、剪刀、布的應(yīng)用實例，重點闡述了如何采用 system verilog實現(xiàn) 隨機激勵生成、功能覆蓋率驅(qū)動驗證、斷言驗證等多種高級驗證技術(shù)；最后，通過業(yè)界流行 的開放式驗證方法學(xué) OVM介紹如何在驗證平臺中實現(xiàn)可重用性。
標(biāo)簽： system verilog
上傳時間： 2022-05-12
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全部都是個人珍藏開關(guān)電源書籍，學(xué)習(xí)完不成大牛你們來找我~1、《反激式開關(guān)電源設(shè)計、制作、調(diào)試》_2014年版2、《交換式電源供給器之理論與實務(wù)設(shè)計》3、《精通開關(guān)電源設(shè)計》_2008年版4、《開關(guān)電源的原理與設(shè)計》_2001年版5、《開關(guān)電源故障診斷與排除》_2011年版6、《開關(guān)電源設(shè)計》第2版_2005年版7、《開關(guān)電源設(shè)計與優(yōu)化》_2006年版8、《開關(guān)電源設(shè)計指南》_2004年版9、《開關(guān)電源手冊》第2版_2006年10、《新型開關(guān)電源優(yōu)化設(shè)計與實例詳解》_2006版11、開關(guān)電源專業(yè)英語
標(biāo)簽： 開關(guān)電源
上傳時間： 2022-06-01
上傳用戶：默默
本書以單級放大器、運算放大器以及數(shù)模轉(zhuǎn)換器數(shù)為重點，介紹模擬集成電路的基本概念、工作原理和分析方法，特別是全面系統(tǒng)地介紹了模擬集成電路的仿真技術(shù)，是模擬集成電路分析、設(shè)計和 仿真的入門書。 全書共分 10 章和 7 個附錄。第 1 章介紹模擬集成電路的發(fā)展與設(shè)計方法。第 2、3 章介紹單級放 大器、電流鏡和差分放大器等基本模擬電路的原理。第 4 章是電路噪聲分析計算與仿真。第 5 章介紹 運算放大器的工作原理與分析、仿真方法。第 6、7 章以雙端輸入單端輸出運算放大器以及全差分運算 放大器為例，介紹運算放大器的設(shè)計仿真方法；第 8、9 章以帶隙電壓基準(zhǔn)和電流基準(zhǔn)電路為例，介紹 了參考電壓源和電流源的設(shè)計方法，其中對溫度補償技術(shù)作了詳細(xì)分析；第 10 章為模擬與數(shù)字轉(zhuǎn)換電 路（ADC），重點介紹了 ADC 的概念與工作原理以及采用 Verilog-A 語言進行系統(tǒng)設(shè)計的方法。本書 的附錄全面介紹了模擬集成電路設(shè)計的軟件環(huán)境以及仿真技術(shù)。 本書可作為高等院校集成電路設(shè)計相關(guān)專業(yè)工程碩士的教材，也可以作為本科生和研究生的教 材，并可供模擬集成電路工程師參考。
標(biāo)簽： 模擬集成電路
上傳時間： 2022-06-02
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