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Verilog HDL代碼書寫規(guī)范

  • Verilog HDL 數(shù)字設(shè)計(jì)教程(賀敬凱)

      Verilog HDL 數(shù)字設(shè)計(jì)教程【作者:賀敬凱;出版社:西安電子科技大學(xué)出版社】(本資料為ppt)   內(nèi)容簡(jiǎn)介:介紹了Verilog HDL語(yǔ)言,狀態(tài)機(jī)設(shè)計(jì),仿真,還有好幾個(gè)可綜合設(shè)計(jì)的舉例,除了常見(jiàn)的,還有空調(diào)控制器的設(shè)計(jì),飲料自動(dòng)售賣機(jī)的設(shè)計(jì),AD采樣控制電路等。   第1章 Verilog HDL數(shù)字設(shè)計(jì)綜述   第2章 Verilog HDL基本概念   第3章 Verilog HDL常用建模方法   第4章 Verilog HDL常用電路設(shè)計(jì)   第5章 同步有限狀態(tài)機(jī)設(shè)計(jì)   第6章 Verilog HDL仿真技術(shù)   第7章 Verilog HDL可綜合設(shè)計(jì)舉例   第8章 CPU結(jié)構(gòu)及其設(shè)計(jì)

    標(biāo)簽: Verilog HDL 數(shù)字設(shè)計(jì) 教程

    上傳時(shí)間: 2015-01-01

    上傳用戶:yare

  • 設(shè)計(jì)與驗(yàn)證Verilog HDL(吳繼華)

      設(shè)計(jì)與驗(yàn)證Verilog HDL【作者:王誠(chéng)、吳繼華;出版社:人民郵電出版社】   本書以實(shí)例講解的方式對(duì)HDL語(yǔ)言的設(shè)計(jì)方法進(jìn)行介紹。全書共分9章,第1章至第3章主要介紹了Verilog HDL語(yǔ)言的基本概念、設(shè)計(jì)流程、語(yǔ)法及建模方式等。

    標(biāo)簽: Verilog HDL

    上傳時(shí)間: 2013-11-19

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  • Verilog HDL 華為入門教程

    Verilog HDL 華為入門教程

    標(biāo)簽: Verilog HDL 華為 入門教程

    上傳時(shí)間: 2013-10-31

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  • Verilog HDL程序設(shè)計(jì)教程

    Verilog HDL程序設(shè)計(jì)教程

    標(biāo)簽: Verilog HDL 程序設(shè)計(jì) 教程

    上傳時(shí)間: 2013-11-06

    上傳用戶:hakim

  • Verilog HDL實(shí)現(xiàn)I2C功能

    用Verilog HDL實(shí)現(xiàn)I2C總線功能

    標(biāo)簽: Verilog HDL I2C

    上傳時(shí)間: 2013-11-05

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  • 《Verilog HDL程序設(shè)計(jì)與應(yīng)用》

    《Verilog HDL程序設(shè)計(jì)與實(shí)踐》系統(tǒng)講解了Verilog HDL的基本語(yǔ)法和高級(jí)應(yīng)用技巧,對(duì)于每個(gè)知識(shí)點(diǎn)都按照開(kāi)門見(jiàn)山、自頂向下的方式來(lái)組織內(nèi)容,在介紹相關(guān)知識(shí)點(diǎn)之前,先告訴讀者其出現(xiàn)的背景、本質(zhì)特征以及應(yīng)用場(chǎng)景,讓讀者不僅掌握基本語(yǔ)法,還能夠獲得深層次理解。從結(jié)構(gòu)上講,《Verilog HDL程序設(shè)計(jì)與實(shí)踐》以Verilog HDL的各方面開(kāi)發(fā)為主線,遵照硬件應(yīng)用系統(tǒng)開(kāi)發(fā)的基本步驟和思路進(jìn)行詳細(xì)講解,并穿插介紹ISE開(kāi)發(fā)工具的操作技巧與注意事項(xiàng),具備很強(qiáng)的可讀性、指導(dǎo)性和實(shí)用性。

    標(biāo)簽: Verilog HDL 程序設(shè)計(jì)

    上傳時(shí)間: 2013-11-21

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  • 基于Verilog HDL設(shè)計(jì)的多功能數(shù)字鐘

    本文利用Verilog HDL 語(yǔ)言自頂向下的設(shè)計(jì)方法設(shè)計(jì)多功能數(shù)字鐘,突出了其作為硬件描述語(yǔ)言的良好的可讀性、可移植性和易理解等優(yōu)點(diǎn),并通過(guò)Altera QuartusⅡ 4.1 和ModelSim SE 6.0 完成綜合、仿真。此程序通過(guò)下載到FPGA 芯片后,可應(yīng)用于實(shí)際的數(shù)字鐘顯示中。 關(guān)鍵詞:Verilog HDL;硬件描述語(yǔ)言;FPGA Abstract: In this paper, the process of designing multifunctional digital clock by the Verilog HDL top-down design method is presented, which has shown the readability, portability and easily understanding of Verilog HDL as a hard description language. Circuit synthesis and simulation are performed by Altera QuartusⅡ 4.1 and ModelSim SE 6.0. The program can be used in the truly digital clock display by downloading to the FPGA chip. Keywords: Verilog HDL;hardware description language;FPGA

    標(biāo)簽: Verilog HDL 多功能 數(shù)字

    上傳時(shí)間: 2013-11-10

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  • 148個(gè)verilog hdl小程序(有很多testbench)——.

    148個(gè)verilog hdl小程序(有很多testbench)——.

    標(biāo)簽: testbench verilog 148 hdl

    上傳時(shí)間: 2015-01-28

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  • 用于計(jì)算CRC的verilog HDL源碼

    用于計(jì)算CRC的verilog HDL源碼

    標(biāo)簽: verilog CRC HDL 計(jì)算

    上傳時(shí)間: 2015-02-07

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  • 用verilog HDL寫的操作SRAM的源碼

    用verilog HDL寫的操作SRAM的源碼

    標(biāo)簽: verilog SRAM HDL 操作

    上傳時(shí)間: 2015-02-07

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