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Verilog hdl

Active HDL 8.10

ALDEC公司的Active-HDL是一個(gè)開放型的仿真工具。可支持幾乎所有的FPGA/CPLD廠商的產(chǎn)品，設(shè)計(jì)輸入可以原理圖或硬件描述語言或有限狀態(tài)機(jī) 方式

標(biāo)簽： Active 8.10 HDL

上傳時(shí)間： 2013-05-29

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介紹配置曼徹斯特編碼器譯碼器的VHDL和Verilog源代碼

This application note provides a functional des cription of VHDL and Verilog source code for a

標(biāo)簽： Verilog VHDL 曼徹斯特編碼器

上傳時(shí)間： 2013-07-04

上傳用戶：李夢晗
周立功Verilog精華

周立功Verilog精華教程，歡迎下載學(xué)習(xí)用

標(biāo)簽： Verilog

上傳時(shí)間： 2013-08-04

上傳用戶：tedo811
VHDL和Verilog轉(zhuǎn)換軟件

這是一款相當(dāng)不錯(cuò)的VHDL和Verilog轉(zhuǎn)換軟件，希望對(duì)大家有所幫助。

標(biāo)簽： Verilog VHDL 轉(zhuǎn)換軟件

上傳時(shí)間： 2013-05-28

上傳用戶：www240697738
VHDL和Verilog轉(zhuǎn)換軟件3

這是一款相當(dāng)不錯(cuò)的VHDL和Verilog轉(zhuǎn)換軟件。希望對(duì)大家有所幫助。

標(biāo)簽： Verilog VHDL 轉(zhuǎn)換軟件

上傳時(shí)間： 2013-06-10

上傳用戶：aig85
verilog大量源程序

verilog大量源程序，希望對(duì)大家有所幫助。。。。。。

標(biāo)簽： verilog 源程序

上傳時(shí)間： 2013-06-03

上傳用戶：ztj182002
Verilog HDL高級(jí)數(shù)字設(shè)計(jì)

·作者：[美]Michael D.Ciletti出版社：電子工業(yè)出版社內(nèi)容簡介：本書通過大量完整的實(shí)例講解了使用VerilogHDL進(jìn)行超大規(guī)模集成電路設(shè)計(jì)的結(jié)構(gòu)化建模方法、關(guān)鍵步驟和設(shè)計(jì)驗(yàn)證方法等實(shí)用內(nèi)容。全書共分11章，涵蓋了建模、結(jié)構(gòu)平衡、功能驗(yàn)證、故障模擬和邏輯合成等關(guān)鍵問題，還有合成后設(shè)計(jì)確認(rèn)、定時(shí)分析及可測性設(shè)計(jì)等內(nèi)容。

標(biāo)簽： Verilog nbsp HDL 數(shù)字設(shè)計(jì)

上傳時(shí)間： 2013-06-19

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硬件描述語言Verilog(第四版)

·【原書名】 The Verilog Hardware Description Language(Fourth Edition) 【原出版社】 Kluwer Academic Publishers 【作者】 Donald E.Thomas &

標(biāo)簽： Verilog 硬件描述語言

上傳時(shí)間： 2013-04-24

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Verilog HDL實(shí)踐與應(yīng)用系統(tǒng)設(shè)計(jì)

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標(biāo)簽： Verilog nbsp HDL 實(shí)踐

上傳時(shí)間： 2013-06-13

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HDL Chip Design

·HDL Chip Design

標(biāo)簽： nbsp Design Chip HDL

上傳時(shí)間： 2013-06-18

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