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Verilog-A

一個QEP電路的verilog代碼。輸入信號是光電編碼器的A相和B相信號和一個處理時鐘

一個QEP電路的verilog代碼。輸入信號是光電編碼器的A相和B相信號和一個處理時鐘，輸出的是計數信號和方向信號。

標簽： verilog QEP 電路代碼

上傳時間： 2014-01-21

上傳用戶：wangdean1101
基于verilog HDL的自動售貨機控制電路設計: 可以對5種不同種類的貨物進行自動售貨,價格分別為A=1.00,B=1.50,C=1.80,D=3.10,E=5.00 。售貨機可以接受1元,5角

基于verilog HDL的自動售貨機控制電路設計: 可以對5種不同種類的貨物進行自動售貨,價格分別為A=1.00,B=1.50,C=1.80,D=3.10,E=5.00 。售貨機可以接受1元,5角,1角三種硬幣(即有三種輸入信號IY,IWJ,IYJ),并且在一個3位7段LED(二位代表元,一位代表角)顯示以投入的總錢數，最大9.90元，如果大于該數值，新投入的硬幣會退出,選擇貨物的輸入信號Ia,Ib,Ic,Id,Ie和一個放棄信號In,輸出指示信號為 Sa, Sb ,Sc ,Sd, Se 分別表示售出相應的貨物,同時輸出的信號yuan, jiao代表找零,相應每個脈沖代表找零相應的硬幣，上述輸入和輸出信號均是一個固定寬度的脈沖信號。

標簽： verilog 1.00 1.50 1.80

上傳時間： 2016-07-12

上傳用戶：lanwei
a verilog prigram for SPI

a verilog prigram for SPI

標簽： verilog prigram for SPI

上傳時間： 2016-07-22

上傳用戶：天誠24
Verilog module containing a synthesizable CRC function // * polynomial: (0 1 8) // * data width: 8

Verilog module containing a synthesizable CRC function // * polynomial: (0 1 8) // * data width: 8

標簽： synthesizable containing polynomial function

上傳時間： 2016-09-26

上傳用戶：lacsx
A clock writing by Verilog which can count from 00:00 to 23:59. With a C file to see the simulation

A clock writing by Verilog which can count from 00:00 to 23:59. With a C file to see the simulation results. A co-design example of C and Verilog.

標簽： simulation Verilog writing clock

上傳時間： 2016-10-12

上傳用戶：王者A
A code writing by Verilog which can find medium value. With a C file to see the simulation results.

A code writing by Verilog which can find medium value. With a C file to see the simulation results. A co-design example of C and Verilog.

標簽： simulation Verilog writing results

上傳時間： 2014-11-18

上傳用戶：ljt101007
to use verilog code and c to translate a RGB bmp image(512*512) to a gray level image

to use verilog code and c to translate a RGB bmp image(512*512) to a gray level image

標簽： image 512 translate to

上傳時間： 2014-06-13

上傳用戶：bruce5996
As the source code name, this code is writing in Verilog and also inside the folder there is a c cod

As the source code name, this code is writing in Verilog and also inside the folder there is a c code to see the simulation results from verilog.

標簽： code the Verilog writing

上傳時間： 2013-12-27

上傳用戶：wangdean1101
Clock_Dithering_Verilog this is a Clock u_dither, 大家想要做Verilog去抖動的可以參考.

Clock_Dithering_Verilog this is a Clock u_dither, 大家想要做Verilog去抖動的可以參考.

標簽： Clock_Dithering_Verilog u_dither Verilog Clock

上傳時間： 2013-12-09

上傳用戶：
this a book about the verilog-hdl design and circuit simulation and synthesize example

this a book about the verilog-hdl design and circuit simulation and synthesize example

標簽： verilog-hdl simulation synthesize and

上傳時間： 2016-11-03

上傳用戶：GavinNeko

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