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VerilogHDl

  • 圖象壓縮系統(tǒng)中熵編解碼器的FPGA設(shè)計(jì)及實(shí)現(xiàn)

    隨著移動(dòng)終端、多媒體、Internet網(wǎng)絡(luò)、通信,圖像掃描技術(shù)的發(fā)展,以及人們對(duì)圖象分辨率,質(zhì)量要求的不斷提高,用軟件壓縮難以達(dá)到實(shí)時(shí)性要求,而且會(huì)帶來(lái)因傳輸大量原始圖象數(shù)據(jù)帶來(lái)的帶寬要求,因此采用硬件實(shí)現(xiàn)圖象壓縮已成為一種必然趨勢(shì)。而熵編碼單元作為圖像變換,量化后的處理環(huán)節(jié),是圖像壓縮中必不可少的部分。研究熵編解碼器的硬件實(shí)現(xiàn),具有廣闊的應(yīng)用背景。本文以星載視頻圖像壓縮的硬件實(shí)現(xiàn)項(xiàng)目為背景,對(duì)熵編碼器和解碼器的硬件實(shí)現(xiàn)進(jìn)行探討,給出了并行熵編碼和解碼器的實(shí)現(xiàn)方案。熵編解碼器中的難點(diǎn)是huffman編解碼器的實(shí)現(xiàn)。在設(shè)計(jì)并行huffman編碼方案時(shí)通過(guò)改善Huffman編碼器中變長(zhǎng)碼流向定長(zhǎng)碼流轉(zhuǎn)換時(shí)的控制邏輯,避免了因數(shù)據(jù)處理不及時(shí)造成數(shù)據(jù)丟失的可能性,從而保證了編碼的正確性。而在實(shí)現(xiàn)并行的huffman解碼器時(shí),解碼算法充分利用了規(guī)則化碼書(shū)帶來(lái)的碼字的單調(diào)性,及在特定長(zhǎng)度碼字集內(nèi)碼字變化的連續(xù)性,將并行解碼由模式匹配轉(zhuǎn)換為算術(shù)運(yùn)算,提高了存儲(chǔ)器的利用率、系統(tǒng)的解碼效率和速度。在實(shí)現(xiàn)并行huffman編碼的基礎(chǔ)上,結(jié)合針對(duì)DC子帶的預(yù)測(cè)編碼,針對(duì)直流子帶的游程編碼,能夠?qū)D像壓縮系統(tǒng)中經(jīng)過(guò)DWT變換,量化,掃描后的數(shù)據(jù)進(jìn)行正確的編碼。同時(shí),在并行huffman解碼基礎(chǔ)上的熵解碼器也可以解碼出正確的數(shù)據(jù)提供給解碼系統(tǒng)的后續(xù)反量化模塊,進(jìn)一步處理。在本文介紹的設(shè)計(jì)方案中,按照自頂向下的設(shè)計(jì)方法,對(duì)星載圖像壓縮系統(tǒng)中的熵編解碼器進(jìn)行分析,進(jìn)而進(jìn)行邏輯功能分割及模塊劃分,然后分別實(shí)現(xiàn)各子模塊,并最終完成整個(gè)系統(tǒng)。在設(shè)計(jì)過(guò)程中,用高級(jí)硬件描述語(yǔ)言VerilogHDl進(jìn)行RTL級(jí)描述。利用了Altera公司的QuartusII開(kāi)發(fā)平臺(tái)進(jìn)行設(shè)計(jì)輸入、編譯、仿真,同時(shí)還采用modelsim仿真工具和symplicity的綜合工具,驗(yàn)證了設(shè)計(jì)的正確性。通過(guò)系統(tǒng)波形仿真和下板驗(yàn)證熵編碼器最高頻率可以達(dá)到127M,在62.5M的情況下工作正常。而熵解碼器也可正常工作在62.5M,吞吐量可達(dá)到2500Mbps,也能滿(mǎn)足性能要求。仿真驗(yàn)證的結(jié)果表明:設(shè)計(jì)能夠滿(mǎn)足性能要求,并具有一定的使用價(jià)值。

    標(biāo)簽: FPGA 圖象壓縮

    上傳時(shí)間: 2013-05-19

    上傳用戶(hù):吳之波123

  • 無(wú)線信道仿真和均衡器的FPGA設(shè)計(jì)與實(shí)現(xiàn)

    本文主要介紹了基于FPGA的無(wú)線信道盲均衡器的設(shè)計(jì)與實(shí)現(xiàn),在算法上選擇了比較成熟的DDLMS和CMA相結(jié)合的算法,結(jié)構(gòu)上采用四路正交FIR濾波器模型.在設(shè)計(jì)的過(guò)程中我們采取了用MATLAB進(jìn)行算法仿真,VerilogHDl語(yǔ)言進(jìn)行FPGA設(shè)計(jì)的策略.在硬件描述語(yǔ)言的設(shè)計(jì)流程中,信道盲均衡器運(yùn)用了Top-Down的模塊化設(shè)計(jì)方法,大大縮短了設(shè)計(jì)周期,提高了系統(tǒng)的穩(wěn)定性和可擴(kuò)展性.測(cè)試結(jié)果表明均衡器所有的性能指標(biāo)均達(dá)到預(yù)定目標(biāo),且工作性能良好,均衡效果較為理想,能夠滿(mǎn)足指標(biāo)要求.本課題所設(shè)計(jì)和實(shí)現(xiàn)的信道盲均衡器,為FPGA芯片設(shè)計(jì)技術(shù)做了有益的探索性嘗試,對(duì)今后無(wú)線通信系統(tǒng)中的單芯片可編程系統(tǒng)(SOPC)的設(shè)計(jì)運(yùn)用有著積極的借鑒意義.

    標(biāo)簽: FPGA 無(wú)線信道 仿真 均衡器

    上傳時(shí)間: 2013-07-11

    上傳用戶(hù):lwwhust

  • IEEE 802.16a RS-CC編譯碼VLSI算法研究及FPGA實(shí)現(xiàn)

      本論文依據(jù)IEEE802.16a物理層對(duì)RS-CC碼的參數(shù)要求,研究了RS-CC碼的高速編、譯碼的VLSI硬件算法,同時(shí)對(duì)FPGA開(kāi)發(fā)技術(shù)進(jìn)行了研究,以VerilogHDl為描述語(yǔ)言,在Xilinx公司的FPGA上實(shí)現(xiàn)了高速的RS-CC編、譯碼器。RS譯碼器中,錯(cuò)誤位置多項(xiàng)式和錯(cuò)誤值多項(xiàng)式的求解采用無(wú)求逆單元,并具有規(guī)則數(shù)據(jù)流、易于VLSI實(shí)現(xiàn)的改進(jìn)的歐幾里德算法(MEA);CC譯碼器由采用模歸一化路徑度量的全并行的“加比選(ACS)”模塊和具有脈動(dòng)陣列結(jié)構(gòu)的幸存路徑回溯模塊組成。  在實(shí)現(xiàn)RS-CC譯碼器的過(guò)程中,分別從算法上和根據(jù)FPGA的結(jié)構(gòu)特點(diǎn)上,對(duì)譯碼器做了一些優(yōu)化工作,降低了硬件資源占有率和提高了譯碼速度。  此外,還搭建了以Xilinx公司40萬(wàn)等效門(mén)的FPGASpartan-Ⅲ400-4PQ208為主體,以Cypress公司的USB2.0芯片CY7C68013為高速數(shù)據(jù)接口的硬件試驗(yàn)平臺(tái),并在此試驗(yàn)平臺(tái)上實(shí)現(xiàn)了文中的高速RS-CC編譯碼系統(tǒng)。

    標(biāo)簽: 802.16 RS-CC IEEE FPGA

    上傳時(shí)間: 2013-06-03

    上傳用戶(hù):lx9076

  • OFDM系統(tǒng)中信道編碼的FPGA實(shí)現(xiàn)及降低峰均比的研究

    低壓電力線通信(PLC)具有網(wǎng)絡(luò)分布廣、無(wú)需重新布線和維護(hù)方便等優(yōu)點(diǎn)。近年來(lái),低壓電力線通信被看成是解決信息高速公路“最后一英里”問(wèn)題的一種方案,在國(guó)內(nèi)外掀起了一個(gè)新的研究熱潮。電力線信道中不僅存在多徑干擾和子信道衰落,而且還存在開(kāi)關(guān)噪聲和窄帶噪聲,因此在電力線通信系統(tǒng)中,信道編碼是不可或缺的重要組成部分。 本文著重研究了在FPGA上實(shí)現(xiàn)OFDM系統(tǒng)中的信道編解碼方案。其中編碼端由卷積碼編碼器和交織器組成,解碼端由Viterbi譯碼器和解交織器組成,同時(shí)為了與PC機(jī)進(jìn)行通信,還在FPGA上做了一個(gè)RS232串行接口模塊,以上所有的模塊均采用硬件描述語(yǔ)言VerilogHDl編寫(xiě)。另外,峰值平均功率比(PAR)較大是OFDM系統(tǒng)所面臨的一個(gè)重要問(wèn)題,必須要考慮如何降低大峰值功率信號(hào)出現(xiàn)的概率。本文重點(diǎn)研究了三種降低PAR的方法:即信號(hào)預(yù)畸變技術(shù)、信號(hào)非畸變技術(shù)和編碼技術(shù)。這三種方法各有優(yōu)缺點(diǎn),但是迄今為止還沒(méi)有一種好方法能夠徹底地解決OFDM系統(tǒng)中較高PAR的弊病。本論文內(nèi)容安排如下:第一章介紹了課題的背景,可編程器件和OFDM技術(shù)的發(fā)展歷程。第二章詳細(xì)介紹了OFDM的原理以及實(shí)現(xiàn)OFDM所采用的一些技術(shù)細(xì)節(jié)。第三章詳細(xì)介紹了本課題中信道編碼的方案,包括信道編碼的基本原理,組成結(jié)構(gòu)以及方案中采用的卷積碼和交織的原理及設(shè)計(jì)。第四章詳細(xì)討論了編碼方案如何在FPGA上實(shí)現(xiàn),包括可編程邏輯器件FPGA/CPLD的結(jié)構(gòu)特點(diǎn),開(kāi)發(fā)流程,以及串口通信接口、編解碼器的FPGA設(shè)計(jì)。第五章詳細(xì)介紹了如何降低OFDM系統(tǒng)中的峰值平均功率比。最后,在第六章總結(jié)全文,并對(duì)課題中需要進(jìn)一步完善的方面進(jìn)行了探討。

    標(biāo)簽: OFDM FPGA 信道編碼

    上傳時(shí)間: 2013-04-24

    上傳用戶(hù):520

  • 基于VerilogHDl雙向端口的設(shè)計(jì)與實(shí)現(xiàn)

    fpga 設(shè)計(jì)參考資料。雙向端口設(shè)計(jì)參考。

    標(biāo)簽: VerilogHDl 雙向端口

    上傳時(shí)間: 2013-07-09

    上傳用戶(hù):waizhang

  • CCSDS圖像壓縮算法與AES加密算法的FPGA實(shí)現(xiàn)研究

    本文以星載圖像數(shù)據(jù)的壓縮與加密為背景,對(duì)CCSDS圖像壓縮算法和AES數(shù)據(jù)加密算法做了深入研究。文章的主要工作包括: (1)實(shí)現(xiàn)了CCSDS圖像壓縮算法的C程序,并且與SPIHT算法和JPEG2000算法在星載圖像壓縮領(lǐng)域做了簡(jiǎn)單的對(duì)比; (2)對(duì)原始CCSDS圖像壓縮算法進(jìn)行了改進(jìn)。實(shí)驗(yàn)結(jié)果表明,改進(jìn)后的算法在提升算法性能的同時(shí),降低了算法的復(fù)雜度; (3)研究了AES數(shù)據(jù)加密標(biāo)準(zhǔn),并實(shí)現(xiàn)了該算法的C程序; (4)用VerilogHDl語(yǔ)言實(shí)現(xiàn)了CCSDS圖像壓縮算法和AES數(shù)據(jù)加密算法的編碼器; (5)在FPGA硬件平臺(tái)上,驗(yàn)證了這兩種算法編碼器的正確性和有效性。

    標(biāo)簽: CCSDS FPGA AES 圖像壓縮

    上傳時(shí)間: 2013-04-24

    上傳用戶(hù):pwcsoft

  • 無(wú)線信道仿真和均衡器的FPGA設(shè)計(jì)與實(shí)現(xiàn)

    本文主要介紹了基于FPGA的無(wú)線信道盲均衡器的設(shè)計(jì)與實(shí)現(xiàn),在算法上選擇了比較成熟的DDLMS和CMA相結(jié)合的算法,結(jié)構(gòu)上采用四路正交FIR濾波器模型.在設(shè)計(jì)的過(guò)程中我們采取了用MATLAB進(jìn)行算法仿真,VerilogHDl語(yǔ)言進(jìn)行FPGA設(shè)計(jì)的策略.在硬件描述語(yǔ)言的設(shè)計(jì)流程中,信道盲均衡器運(yùn)用了Top-Down的模塊化設(shè)計(jì)方法,大大縮短了設(shè)計(jì)周期,提高了系統(tǒng)的穩(wěn)定性和可擴(kuò)展性.測(cè)試結(jié)果表明均衡器所有的性能指標(biāo)均達(dá)到預(yù)定目標(biāo),且工作性能良好,均衡效果較為理想,能夠滿(mǎn)足指標(biāo)要求.本課題所設(shè)計(jì)和實(shí)現(xiàn)的信道盲均衡器,為FPGA芯片設(shè)計(jì)技術(shù)做了有益的探索性嘗試,對(duì)今后無(wú)線通信系統(tǒng)中的單芯片可編程系統(tǒng)(SOPC)的設(shè)計(jì)運(yùn)用有著積極的借鑒意義.

    標(biāo)簽: FPGA 無(wú)線信道 仿真 均衡器

    上傳時(shí)間: 2013-05-28

    上傳用戶(hù):huyiming139

  • 運(yùn)動(dòng)估計(jì)算法的FPGA仿真與實(shí)現(xiàn)研究

    隨著通信技術(shù)和計(jì)算機(jī)技術(shù)的發(fā)展,多媒體的應(yīng)用與服務(wù)越來(lái)越廣泛,視頻壓縮編碼技術(shù)也隨之成為非常重要的研究領(lǐng)域。運(yùn)動(dòng)估計(jì)是視頻壓縮編碼中的一項(xiàng)關(guān)鍵技術(shù)。由于視頻編碼系統(tǒng)的復(fù)雜性主要取決于運(yùn)動(dòng)估計(jì)算法,因此如何找到一種可靠、快速、性能優(yōu)良的運(yùn)動(dòng)估計(jì)算法一直是視頻壓縮編碼的研究熱點(diǎn)。運(yùn)動(dòng)估計(jì)在視頻編碼器中承擔(dān)的運(yùn)算量最大、控制最為復(fù)雜,由于對(duì)視頻編碼的實(shí)時(shí)性要求,因此運(yùn)動(dòng)估計(jì)模塊一般都采用硬件來(lái)設(shè)計(jì)。 本文的目的是在FPGA芯片上設(shè)計(jì)實(shí)現(xiàn)一種更優(yōu)的易于硬件實(shí)現(xiàn)的塊匹配運(yùn)動(dòng)估計(jì)算法——二步搜索算法。全文首先討論了塊匹配運(yùn)動(dòng)估計(jì)理論及其主要技術(shù)指標(biāo),介紹了運(yùn)動(dòng)估計(jì)技術(shù)在MPEG-4中的應(yīng)用,然后在對(duì)典型的運(yùn)動(dòng)估計(jì)算法進(jìn)行分析比較的基礎(chǔ)上討論了一種性能和硬件實(shí)現(xiàn)難易度綜合指數(shù)較高的二步搜索算法。本文對(duì)已有的用于全搜索算法實(shí)現(xiàn)的VLSI結(jié)構(gòu)進(jìn)行了改進(jìn),設(shè)計(jì)了符合二步搜索算法要求的FPGA實(shí)現(xiàn)結(jié)構(gòu),并在對(duì)其理論分析之后,對(duì)實(shí)現(xiàn)該算法的運(yùn)動(dòng)估計(jì)模塊進(jìn)行了功能模塊的劃分,并運(yùn)用VerilogHDl硬件描述語(yǔ)言、ISE及Modelsim開(kāi)發(fā)工具在Spartan-IIEXC2S300eFPGA芯片上完成了對(duì)各功能模塊的設(shè)計(jì)、實(shí)現(xiàn)與時(shí)序仿真。最后,對(duì)整個(gè)運(yùn)動(dòng)估計(jì)模塊進(jìn)行了仿真測(cè)試,給出了其在FPGA上搭建實(shí)現(xiàn)后的時(shí)序仿真波形圖與占用硬件資源情況,通過(guò)對(duì)時(shí)序仿真結(jié)果可知本文設(shè)計(jì)的各功能模塊工作正常,并且能夠協(xié)同工作,整個(gè)運(yùn)動(dòng)估計(jì)模塊能夠正確的實(shí)現(xiàn)二步搜索運(yùn)動(dòng)估計(jì)算法,并輸出正確的運(yùn)動(dòng)估計(jì)結(jié)果;通過(guò)對(duì)占用硬件資源及時(shí)鐘頻率情況的分析驗(yàn)證了本文設(shè)計(jì)的二步搜索運(yùn)動(dòng)估計(jì)算法的FPGA實(shí)現(xiàn)結(jié)構(gòu)具備先進(jìn)性和實(shí)時(shí)可實(shí)現(xiàn)性。

    標(biāo)簽: FPGA 運(yùn)動(dòng)估計(jì) 算法 仿真

    上傳時(shí)間: 2013-05-27

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  • 參數(shù)化Viterbi譯碼器的FPGA實(shí)現(xiàn)

    本文以某型號(hào)接收機(jī)的應(yīng)用為背景,主要論述了如何實(shí)現(xiàn)基于FPGA的參數(shù)化的Viterbi譯碼器的知識(shí)產(chǎn)權(quán)(IP)核。文中詳細(xì)論述了譯碼器的內(nèi)部結(jié)構(gòu)、VerilogHDl(硬件描述語(yǔ)言)實(shí)現(xiàn)、仿真測(cè)試等。這些可變的參數(shù)包括:碼型、ACS(加比選)單元的數(shù)目、軟判決比特?cái)?shù)、回溯深度等。用戶(hù)可以根據(jù)自己的需要設(shè)置不同的參數(shù)由開(kāi)發(fā)工具生成不同的譯碼器用于不同的系統(tǒng)。  本文的創(chuàng)新之處在于,針對(duì)FPGA的內(nèi)部結(jié)構(gòu)提出了一種新的累加度量RAM的組織形式,大大節(jié)省了嵌入式RAM塊;提出了一種新的累加度量值的歸一化辦法;此外還給出了用Matlab建模得到軟判決信息輔助仿真工具進(jìn)行電路仿真的方法,大大提高了仿真的速度。  所設(shè)計(jì)的(2,1,7)連續(xù)型5比特軟判決譯碼器已經(jīng)應(yīng)用于某型號(hào)接收機(jī),經(jīng)受了實(shí)際應(yīng)用的考驗(yàn)產(chǎn)生了巨大的經(jīng)濟(jì)效益。

    標(biāo)簽: Viterbi FPGA 參數(shù) 譯碼器

    上傳時(shí)間: 2013-04-24

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  • VerilogHDl數(shù)字設(shè)計(jì)與綜合夏宇聞譯(第二版)

    Verilog HDL是一種硬件描述語(yǔ)言(HDL:Hardware Discription Language),是一種以文本形式來(lái)描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語(yǔ)言,用它可以表示邏輯電路圖、邏輯表達(dá)式,還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。 Verilog HDL和VHDL是目前世界上最流行的兩種硬件描述語(yǔ)言,都是在20世紀(jì)80年代中期開(kāi)發(fā)出來(lái)的。前者由Gateway Design Automation公司(該公司于1989年被Cadence公司收購(gòu))開(kāi)發(fā)。該書(shū)本由淺入深的介紹了該技術(shù)的相關(guān)知識(shí)。推薦閱讀。

    標(biāo)簽: VerilogHDl 數(shù)字設(shè)計(jì)

    上傳時(shí)間: 2013-05-30

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