This application note provides a functional description of VHDL source code for a N x N DigitalCrosspoint Switch. The code is designed with eight inputs and eight outputs in order to targetthe 128-macrocell CoolRunner™-II CPLD device but can be easily expanded to target higherdensity devices. To obtain the VHDL source code described in this document, go to sectionVHDL Code, page 5 for instructions.
標簽： CoolRunner-II XAPP CPLD 380
上傳時間： 2013-10-26
上傳用戶：kiklkook
The PPC405 Virtex-4 is a wrapper around the Virtex-4PowerPC™ 405 Processor Block primitive. For detailsregarding the PowerPC 405, see the PowerPC 405 ProcessorBlock Reference Guide.
上傳時間： 2015-01-02
上傳用戶：JIUSHICHEN
This application note shows how a Xilinx CoolRunnerTM-II CPLD can be used as a simplelogical switch that can quickly and reliably select between different MPEG video sources. Thesource code for the design is available on the Xilinx website, and is linked from the “VHDLCode” section. The code can be expanded by the user to perform additional operations usingthe remaining CPLD resources
標簽： CoolRunner-II Xilinx XAPP CPLD
上傳時間： 2013-12-16
上傳用戶：qwer0574
由于Virtex-5 器件的基礎架構與以往的FPGA 器件不同，因此，要為特定設計選擇合適的Virtex-5 器件并非易事。大多數情況下，設計應采用類似的陣列大小（器件數量）并且比以前的目標器件至少低一個速度級別（如從中速級別到慢速級別）。但是，這種建議對于有些情況卻并不適用。本節將介紹一些會影響Virtex-5 FPGA 器件選擇標準的設計風格和特征。
上傳時間： 2013-11-02
上傳用戶：zhuyibin
賽靈思推出的三款全新產品系列不僅發揮了臺積電28nm 高介電層金屬閘 (HKMG) 高性能低功耗 (HPL) 工藝技術前所未有的功耗、性能和容量優勢，而且還充分利用 FPGA 業界首款統一芯片架構無與倫比的可擴展性，為新一代系統提供了綜合而全面的平臺基礎。目前，隨著賽靈思 7 系列 (Virtex®-7、Kintex™-7 和Artix™-7 系列) 的推出，賽靈思將系統功耗、性價比和容量推到了全新的水平，這在很大程度上要歸功于臺積電 28nm HKMG 工藝出色的性價比優勢以及芯片和軟件層面上的設計創新。結合業經驗證的 EasyPath™成本降低技術，上述新系列產品將為新一代系統設計人員帶來無與倫比的價值
上傳時間： 2015-01-02
上傳用戶：shuizhibai
針對Virtex-6 給出了HDL設計指南，其中，賽靈思為每個設計元素給出了四個設計方案元素，并給出了Xilinx認為是最適合你的解決方案。這4個方案包括：實例，推理，CORE Generator或者其他Wizards，宏支持.
上傳時間： 2015-01-02
上傳用戶：pinksun9
UG203-Virtex-5 PCB設計指南
上傳時間： 2013-10-16
上傳用戶：helmos
UG190 Virtex-5 用戶指南
上傳時間： 2015-01-02
上傳用戶：xiaohanhaowei
東南大學綜合電子實踐Quartus ii課程設計報告 包含跑馬燈，數字鐘和交通燈設計
上傳時間： 2015-01-02
上傳用戶：超凡大師
The data plane of the reference design consists of a configurable multi-channel XBERT modulethat generates and checks high-speed serial data transmitted and received by the MGTs. Eachchannel in the XBERT module consists of two MGTs (MGTA and MGTB), which physicallyoccupy one MGT tile in the Virtex-4 FPGA. Each MGT has its own pattern checker, but bothMGTs in a channel share the same pattern generator. Each channel can load a differentpattern. The MGT serial rate depends on the reference clock frequency and the internal PMAdivider settings. The reference design can be scaled anywhere from one channel (two MGTs)to twelve channels (twenty-four MGTs).
上傳時間： 2013-12-25
上傳用戶：jkhjkh1982
