該論文闡述了用于硬件信號處理的基于4基數12點快速傅立葉變換的VHDL核的設計過程。作者：Vite-Frias Jose Alberto、Romero-Troncoso Rene de Jesus、Ordaz-Moreno
標簽： Romero-Troncoso Vite-Frias Alberto Jesus
上傳時間： 2014-01-23
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GSM信道譯碼 測試條件:上行DSP時鐘@169MHz--->(STM #0xC007,CLKMD) SDCCH---->抽取比特固定為1bit需要時間1.2ms(viterbi解碼算法)||1.06ms(非viterbi譯碼算法) 抽取比特如果為4bit需要時間2.8ms(viterbi解碼算法)||2.72ms(非viterbi
標簽： CLKMD SDCCH 1bit gt
上傳時間： 2016-12-12
上傳用戶：851197153
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