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Vivado

Vivado設(shè)計(jì)套件，是FPGA廠商賽靈思公司2012年發(fā)布的集成設(shè)計(jì)環(huán)境。包括高度集成的設(shè)計(jì)環(huán)境和新一代從系統(tǒng)到IC級(jí)的工具，這些均建立在共享的可擴(kuò)展數(shù)據(jù)模型和通用調(diào)試環(huán)境基礎(chǔ)上。這也是一個(gè)基于AMBAAXI4互聯(lián)規(guī)范、IP-XACTIP封裝元數(shù)據(jù)、工具命令語(yǔ)言(TCL)、Synopsys系統(tǒng)約束(SDC)以及其它有助于根據(jù)客戶需求量身定制設(shè)計(jì)流程并符合業(yè)界標(biāo)準(zhǔn)的開放式環(huán)境。賽靈思構(gòu)建的Vivado工具把各類可編程技術(shù)結(jié)合在一起，能夠擴(kuò)展多達(dá)1億個(gè)等效ASIC門的設(shè)計(jì)。

  • Vivado高層次綜合

    感謝你對(duì)Vivado HLS也就是XILINX’s 高層次綜合解決方案有興趣，這個(gè)解決方案綜合c，c++和系統(tǒng)c代碼成Verilog和VHDL RTL結(jié)構(gòu)。

    標(biāo)簽： Vivado

    上傳時(shí)間： 2013-04-24

    上傳用戶：哇哇哇哇哇

  • Vivado集成設(shè)計(jì)環(huán)境

    Vivado實(shí)現(xiàn) 先給大家簡(jiǎn)單快速地介紹一下Vivado集成設(shè)計(jì)環(huán)境，即 IDE。

    標(biāo)簽： Vivado 集成設(shè)計(jì)環(huán)境

    上傳時(shí)間： 2013-04-24

    上傳用戶：huangzchytems

  • Vivado技術(shù)演示.pdf

    Vivado相關(guān)的技術(shù)演示教程.pdf比較詳細(xì)

    標(biāo)簽： Vivado

    上傳時(shí)間： 2013-04-24

    上傳用戶：JGR2013

  • Vivado Final_IP+Integrator視頻演示

    為了解決實(shí)現(xiàn)的瓶頸，Vivado 工具采用層次化器件編輯器和布局規(guī)劃器、速度提升 了3 至 15 倍且為 SystemVerilog 提供業(yè)界領(lǐng)先支持的邏輯綜合工具、速度提升 了4 倍且確定性更高的布局布線引擎、以及通過(guò)分析技術(shù)可最小化時(shí)序、線長(zhǎng)、路由擁堵等多個(gè)變量的“成本”函數(shù)。此外，增量式流程能讓工程變更通知單 (ECO) 的任何修改只需對(duì)設(shè)計(jì)的一小部分進(jìn)行重新實(shí)現(xiàn)就能快速處理，同時(shí)確保性能不受影響。 賽靈思Vivado設(shè)計(jì)套件專題:http://www.elecfans.com/topic/tech/Vivado/

    標(biāo)簽： Integrator Final_IP Vivado 視頻

    上傳時(shí)間： 2013-10-12

    上傳用戶：誰(shuí)偷了我的麥兜

  • Vivado-microblaze-ref

    MicroBlaze Processor Reference Guide   Vivado-microblaze-ref

    標(biāo)簽： Vivado microblaze

    上傳時(shí)間： 2015-05-17

    上傳用戶：stu0

  • Vivado 設(shè)計(jì)流程

    層層教學(xué)，讓初學(xué)者玩轉(zhuǎn)Vivado,更容易運(yùn)用verilog語(yǔ)言完成實(shí)驗(yàn)

    標(biāo)簽： Vivado入門

    上傳時(shí)間： 2017-04-15

    上傳用戶：lizhenghui

  • Vivado集成開發(fā)環(huán)境時(shí)序約束

    本文主要介紹如何在Vivado設(shè)計(jì)套件中進(jìn)行時(shí)序約束，原文出自Xilinx中文社區(qū)。 Vivado軟件相比于ISE的一大轉(zhuǎn)變就是約束文件，ISE軟件支持的是UCF(User Constraints File)，而Vivado軟件轉(zhuǎn)換到了XDC(Xilinx Design Constraints)。XDC主要基于SDC(Synopsys Design Constraints)標(biāo)準(zhǔn)，另外集成了Xilinx的一些約束標(biāo)準(zhǔn)，可以說(shuō)這一轉(zhuǎn)變是Xilinx向業(yè)界標(biāo)準(zhǔn)的靠攏。Altera從TimeQuest開始就一直使用SDC標(biāo)準(zhǔn)，這一改變，相信對(duì)于很多工程師來(lái)說(shuō)是好事，兩個(gè)平臺(tái)之間的轉(zhuǎn)換會(huì)更加容易些。

    標(biāo)簽： Vivado 集成開發(fā)環(huán)境 時(shí)序約束

    上傳時(shí)間： 2018-07-13

    上傳用戶：yalsim

  • Vivado中的VCS仿真

    可以在Vivado中調(diào)用VCS仿真，減少仿真時(shí)間，提高效率

    標(biāo)簽： Vivado VCS 仿真

    上傳時(shí)間： 2018-07-24

    上傳用戶：yuquan216

  • 手把手教你完成第一個(gè)Vivado項(xiàng)目

    手把手教你完成第一個(gè)Vivado項(xiàng)目            

    標(biāo)簽： Vivado

    上傳時(shí)間： 2022-03-16

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  • Vivado教程

    Vivado教程                     

    標(biāo)簽： Vivado

    上傳時(shí)間： 2022-03-26

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