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XILINX-FPGA

Xilinx FPGA全局時(shí)鐘資源的使用方法

目前，大型設(shè)計(jì)一般推薦使用同步時(shí)序電路。同步時(shí)序電路基于時(shí)鐘觸發(fā)沿設(shè)計(jì)，對(duì)時(shí)鐘的周期、占空比、延時(shí)和抖動(dòng)提出了更高的要求。為了滿足同步時(shí)序設(shè)計(jì)的要求，一般在FPGA設(shè)計(jì)中采用全局時(shí)鐘資源驅(qū)動(dòng)設(shè)計(jì)的主時(shí)鐘，以達(dá)到最低的時(shí)鐘抖動(dòng)和延遲。 FPGA全局時(shí)鐘資源一般使用全銅層工藝實(shí)現(xiàn)，并設(shè)計(jì)了專(zhuān)用時(shí)鐘緩沖與驅(qū)動(dòng)結(jié)構(gòu)，從而使全局時(shí)鐘到達(dá)芯片內(nèi)部的所有可配置單元(CLB)、I/O單元 (IOB)和選擇性塊RAM(Block Select RAM)的時(shí)延和抖動(dòng)都為最小。為了適應(yīng)復(fù)雜設(shè)計(jì)的需要，Xilinx的FPGA中集成的專(zhuān)用時(shí)鐘資源與數(shù)字延遲鎖相環(huán)(DLL)的數(shù)目不斷增加，最新的 Virtex II器件最多可以提供16個(gè)全局時(shí)鐘輸入端口和8個(gè)數(shù)字時(shí)鐘管理模塊(DCM)。與全局時(shí)鐘資源相關(guān)的原語(yǔ)常用的與全局時(shí)鐘資源相關(guān)的Xilinx器件原語(yǔ)包括：IBUFG、IBUFGDS、BUFG、BUFGP、BUFGCE、 BUFGMUX、BUFGDLL和DCM等，如圖1所示。

標(biāo)簽： Xilinx FPGA 全局時(shí)鐘資源

上傳時(shí)間： 2013-11-20

上傳用戶：563686540
Xilinx FPGA Datasheet

XIlinx 7series FPGA Datasheet Select IO

標(biāo)簽： Datasheet Xilinx FPGA

上傳時(shí)間： 2018-01-19

上傳用戶：hanzhi22
XILINX+FPGA片上嵌入式系統(tǒng)的用戶IP開(kāi)發(fā).

隨著FPGA技術(shù)的發(fā)展，在FPGA上實(shí)現(xiàn)片上系統(tǒng)在技術(shù)上已經(jīng)可能。基于FPGA片上系統(tǒng)開(kāi)發(fā)已成為目前FPGA應(yīng)用的一個(gè)熱點(diǎn)。但是基于FPGA片上系統(tǒng)對(duì)使用者的知識(shí)要求比較高，使用流程比較復(fù)雜，參考資料不多。成為目前開(kāi)發(fā)者應(yīng)用的瓶頸。本書(shū)針對(duì)基于FPGA片上系統(tǒng)開(kāi)發(fā)的核心，用戶IP的開(kāi)發(fā)，并結(jié)合XILINX的嵌入式開(kāi)發(fā)工具EDK，詳細(xì)講解了怎么去開(kāi)發(fā)和調(diào)試客戶自己的用戶硬件外設(shè)（用戶IP），使得開(kāi)發(fā)者可以很快地熟練使用EDK，進(jìn)行自己的片上系統(tǒng)開(kāi)發(fā)。書(shū)中內(nèi)容主要針對(duì)嵌入式用戶硬件外設(shè)的開(kāi)發(fā)流程和調(diào)試方法，不涉及開(kāi)發(fā)語(yǔ)言的細(xì)節(jié)。在使用本書(shū)前必須熟練掌握硬件描述語(yǔ)言。本書(shū)基于XILINX的嵌入式開(kāi)發(fā)平臺(tái)，講解了嵌入式系統(tǒng)的基本概念：FPGA原理和MicroBlaze處理器和最新的多端口內(nèi)存控制器（MPMC）。以基于3個(gè)不同總線和接口的試驗(yàn)，詳細(xì)講述了怎樣開(kāi)發(fā)用戶自定義IP。本書(shū)前三章以基本概念介紹為主。后四章以試驗(yàn)為主，分別介紹了在XILINX嵌入式開(kāi)發(fā)平臺(tái)上常用接口上用戶IP開(kāi)發(fā)的實(shí)現(xiàn)：第4章是介紹了EDK工具的使用流程；第5章是PLB總線的用戶IP的開(kāi)發(fā)；第6章是FSL總線的用戶IP的開(kāi)發(fā)；第7章是多端口內(nèi)存控制器（mpmc）中NPI接口的用戶IP的開(kāi)發(fā)。

標(biāo)簽： xilinx fpga 嵌入式系統(tǒng)

上傳時(shí)間： 2022-07-28

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可重構(gòu)FPGA通訊糾錯(cuò)進(jìn)化電路及其實(shí)現(xiàn)

ASIC對(duì)產(chǎn)品成本和靈活性有一定的要求.基于MCU方式的ASIC具有較高的靈活性和較低的成本,然而抗干擾性和可靠性相對(duì)較低,運(yùn)算速度也受到限制.常規(guī)ASIC的硬件具有速度優(yōu)勢(shì)和較高的可靠性及抗干擾能力,然而不是靈活性較差,就是成本較高.與傳統(tǒng)硬件(CHW)相比,具有一定可配置特性的場(chǎng)可編程門(mén)陣列(FPGA)的出現(xiàn),使建立在可再配置硬件基礎(chǔ)上的進(jìn)化硬件(EHW)成為智能硬件電路設(shè)計(jì)的一種新方法.作為進(jìn)化算法和可編程器件技術(shù)相結(jié)合的產(chǎn)物,可重構(gòu)FPGA的研究屬于EHW的研究范疇,是研究EHW的一種具體的實(shí)現(xiàn)方法.論文認(rèn)為面向分類(lèi)的專(zhuān)用類(lèi)可重構(gòu)FPGA(ASR-FPGA)的研究,可使可重構(gòu)電路粒度劃分的針對(duì)性更強(qiáng)、設(shè)計(jì)更易實(shí)現(xiàn).論文研究的可重構(gòu)FPGA的BCH通訊糾錯(cuò)碼進(jìn)化電路是一類(lèi)ASR-FPGA電路的具體方法,具有一定的實(shí)用價(jià)值.論文所做的工作主要包括:(1)BCH編譯碼電路的設(shè)計(jì)——求取實(shí)驗(yàn)用BCH碼的生成多項(xiàng)式和校驗(yàn)多項(xiàng)式及其相應(yīng)的矩陣并構(gòu)造實(shí)驗(yàn)用BCH碼;(2)建立基于可重構(gòu)FPGA的基核——構(gòu)造具有可重構(gòu)特性的硬件功能單元,以此作為可重構(gòu)BCH碼電路的設(shè)計(jì)基礎(chǔ);(3)構(gòu)造實(shí)現(xiàn)可重構(gòu)BCH糾錯(cuò)碼電路的方法——建立可重構(gòu)糾錯(cuò)碼硬件電路算法并進(jìn)行實(shí)驗(yàn)驗(yàn)證;(4)在可重構(gòu)糾錯(cuò)碼電路基礎(chǔ)上,構(gòu)造進(jìn)化硬件控制功能塊的結(jié)構(gòu),完成各進(jìn)化RLA控制模塊的驗(yàn)證和實(shí)現(xiàn).課題是將可重構(gòu)BCH碼的編譯碼電路的實(shí)現(xiàn)作為一類(lèi)ASR-FPGA的研究目標(biāo),主要成果是根據(jù)可編程邏輯電路的特點(diǎn),選擇一種可編程樹(shù)的電路模型,并將它作為可重構(gòu)FPGA電路的基核T;通過(guò)對(duì)循環(huán)BCH糾錯(cuò)碼的構(gòu)造原理和電路結(jié)構(gòu)的研究,將基核模型擴(kuò)展為能滿足糾錯(cuò)碼電路需要的糾錯(cuò)碼基本功能單元T;以T作為再劃分的基本單元,對(duì)FPGA進(jìn)行"格式化",使T規(guī)則排列在FPGA上,通過(guò)對(duì)T的控制端的不同配置來(lái)實(shí)現(xiàn)糾錯(cuò)碼的各個(gè)功能單元;在可重構(gòu)基核的基礎(chǔ)上提出了糾錯(cuò)碼重構(gòu)電路的嵌套式GA理論模型,將嵌套式GA的染色體串作為進(jìn)化硬件描述語(yǔ)言,通過(guò)轉(zhuǎn)換為相應(yīng)的VHDL語(yǔ)言描述以實(shí)現(xiàn)硬件電路;采用RLA模型的有限狀態(tài)機(jī)FSM方式實(shí)現(xiàn)了可重構(gòu)糾錯(cuò)碼電路的EHW的各個(gè)控制功能塊.在實(shí)驗(yàn)方面,利用Xilinx FPGA開(kāi)發(fā)系統(tǒng)中的VHDL語(yǔ)言和電路圖相結(jié)合的設(shè)計(jì)方法建立了循環(huán)糾錯(cuò)碼基核單元的可重構(gòu)模型,進(jìn)行循環(huán)糾錯(cuò)BCH碼的電路和功能仿真,在Xilinx公司的Virtex600E芯片進(jìn)行了FPGA實(shí)現(xiàn).課題在研究模型上選取的是比較基本的BCH糾錯(cuò)碼電路,立足于解決基于可重構(gòu)FPGA核的設(shè)計(jì)的基本問(wèn)題.課題的研究成果及其總結(jié)的一套ASR-FPGA進(jìn)化硬件電路的設(shè)計(jì)方法對(duì)實(shí)際的進(jìn)化硬件設(shè)計(jì)具有一定的實(shí)際指導(dǎo)意義,提出的基于專(zhuān)用類(lèi)基核FPGA電路結(jié)構(gòu)的研究方法為新型進(jìn)化硬件的器件結(jié)構(gòu)的設(shè)計(jì)也可提供一種借鑒.

標(biāo)簽： FPGA 可重構(gòu) 通訊糾錯(cuò)

上傳時(shí)間： 2013-07-01

上傳用戶：myworkpost
基于FPGA模型化設(shè)計(jì)的雷達(dá)信號(hào)

隨著現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)在工業(yè)中的廣泛應(yīng)用，使得基于FPGA數(shù)字信號(hào)處理的實(shí)現(xiàn)在雷達(dá)信號(hào)處理中有著重要地位。模型化設(shè)計(jì)是一種自頂向下的面向FPGA的快速原型驗(yàn)證法，它不僅降低了FPGA設(shè)計(jì)門(mén)檻，而且縮短了開(kāi)發(fā)周期，提高了設(shè)計(jì)效率。這使得FPGA模型化設(shè)計(jì)成為了FPGA系統(tǒng)設(shè)計(jì)的發(fā)展趨勢(shì)。本文針對(duì)常見(jiàn)雷達(dá)信號(hào)處理模塊的FPGA模型化實(shí)現(xiàn)，在以下幾個(gè)方面展開(kāi)研究：首先對(duì)基于FPGA的模型化設(shè)計(jì)方法進(jìn)行了研究，給出了模型化設(shè)計(jì)方法的發(fā)展現(xiàn)狀和趨勢(shì)，并對(duì)本文中使用的模型化設(shè)計(jì)方法的軟件工具System Generator和AccelDSP進(jìn)行了介紹。其次使用這兩種軟件工具對(duì)FIR濾波器進(jìn)行了模型化設(shè)計(jì)并同RTL(寄存器傳輸級(jí))設(shè)計(jì)方法進(jìn)行對(duì)比，全面分析了模型化設(shè)計(jì)方法和RTL設(shè)計(jì)方法的優(yōu)缺點(diǎn)。然后在簡(jiǎn)明闡述雷達(dá)信號(hào)處理原理的基礎(chǔ)上，使用System Generator對(duì)數(shù)字下變頻(DDC)、脈沖壓縮、動(dòng)目標(biāo)顯示(MTI)及恒虛警(CFAR)處理等雷達(dá)信號(hào)處理模塊進(jìn)行了自頂向下的模型化設(shè)計(jì)。在Simulink中進(jìn)行了功能仿真驗(yàn)證，生成了HDL代碼，并在Xilinx FPGA中進(jìn)行了RTL的時(shí)序仿真分析。關(guān)鍵詞：雷達(dá)信號(hào)處理 FPGA 模型化設(shè)計(jì) System Generator AccelDSP

標(biāo)簽： FPGA 模型雷達(dá)信號(hào)

上傳時(shí)間： 2013-07-25

上傳用戶：zhangsan123
基于Xilinx FPGA的多分辨率頻譜分析儀設(shè)計(jì)

　　頻譜分析儀的主要工作原理　　接收到的中頻模擬信號(hào)經(jīng)過(guò)A/D轉(zhuǎn)換為14位的數(shù)字信號(hào)，首先對(duì)數(shù)字信號(hào)進(jìn)行數(shù)字下變頻（DDC），得到I路、Q路信號(hào)，然后根據(jù)控制信號(hào)對(duì)I路、Q路信號(hào)進(jìn)行抽取濾波，使用CIC抽取濾波器完成，然后在分別對(duì)I路、Q路信號(hào)分別進(jìn)行低通濾波，濾波器采用FIR濾波器和半帶濾波器相結(jié)合的方式，然后對(duì)信號(hào)進(jìn)行加窗、FFT（對(duì)頻譜進(jìn)行分析時(shí)進(jìn)行FFT運(yùn)算，對(duì)功率譜進(jìn)行分析時(shí)不進(jìn)行FFT運(yùn)算）、I路和Q路平方求和、求平均。最后將輸出的數(shù)據(jù)送入到DSP中進(jìn)行顯示與控制的后續(xù)處理。

標(biāo)簽： Xilinx FPGA 多分辨率頻譜分析儀

上傳時(shí)間： 2013-10-19

上傳用戶：幾何公差
基于Xilinx FPGA的HDUSec-網(wǎng)絡(luò)行為分析監(jiān)控系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn)（含源代碼）

　　系統(tǒng)實(shí)現(xiàn)計(jì)劃：　　1、首先是熟悉NetFPGA平臺(tái)，并進(jìn)行平臺(tái)搭建，NetFPGA通過(guò)計(jì)算機(jī)的PCI接口與上位機(jī)進(jìn)行數(shù)據(jù)交互和系統(tǒng)設(shè)置等工作；　　2、根據(jù)NetFPGA的路由器功能對(duì)其進(jìn)行硬件代碼的編寫(xiě)和改進(jìn)；　　3、接下來(lái)是使用C語(yǔ)言編寫(xiě)網(wǎng)絡(luò)行為記錄器；　　4、設(shè)計(jì)管理系統(tǒng)、Web服務(wù)器、數(shù)據(jù)庫(kù)。

標(biāo)簽： Xilinx HDUSec FPGA 網(wǎng)絡(luò)

上傳時(shí)間： 2013-11-08

上傳用戶：xingisme
WP151 - Xilinx FPGA的System ACE配置解決方案

Design techniques for electronic systems areconstantly changing. In industries at the heart of thedigital revolution, this change is especially acute.Functional integration, dramatic increases incomplexity, new standards and protocols, costconstraints, and increased time-to-market pressureshave bolstered both the design challenges and theopportunities to develop modern electronic systems.One trend driving these changes is the increasedintegration of core logic with previously discretefunctions to achieve higher performance and morecompact board designs.

標(biāo)簽： System Xilinx FPGA 151

上傳時(shí)間： 2014-12-28

上傳用戶：康郎
XAPP483 - 利用 Platform Flash PROM 實(shí)現(xiàn)多重啟動(dòng)功能

一些應(yīng)用利用 Xilinx FPGA 在每次啟動(dòng)時(shí)可改變配置的能力，根據(jù)所需來(lái)改變 FPGA 的功能。Xilinx Platform Flash XCFxxP PROM 的設(shè)計(jì)修訂 (Design Revisioning) 功能，允許用戶在單個(gè)PROM 中將多種配置存儲(chǔ)為不同的修訂版本，從而簡(jiǎn)化了 FPGA 配置更改。在 FPGA 內(nèi)部加入少量的邏輯，用戶就能在 PROM 中存儲(chǔ)的多達(dá)四個(gè)不同的修訂版本之間進(jìn)行動(dòng)態(tài)切換。多重啟動(dòng)或從多個(gè)設(shè)計(jì)修訂進(jìn)行動(dòng)態(tài)重新配置的能力，與 Spartan™-3E FPGA 和第三方并行 flashPROM 一起使用時(shí)所提供的 MultiBoot 選項(xiàng)相似。本應(yīng)用指南將進(jìn)一步說(shuō)明 Platform Flash PROM 如何提供附加選項(xiàng)來(lái)增強(qiáng)配置失敗時(shí)的安全性，以及如何減少引腳數(shù)量和板面積。此外，Platform Flash PROM 還為用戶提供其他優(yōu)勢(shì)：iMPACT 編程支持、單一供應(yīng)商解決方案、低成本板設(shè)計(jì)和更快速的配置加載。本應(yīng)用指南還詳細(xì)地介紹了一個(gè)包含 VHDL 源代碼的參考設(shè)計(jì)。

標(biāo)簽： Platform Flash XAPP PROM

上傳時(shí)間： 2013-10-10

上傳用戶：jackgao
針對(duì)Xilinx FPGA的電源解決方案

Abstract: Field-programmable gate arrays (FPGAs) are used in a wide variety of applications and end markets, including digital signalprocessing, medical imaging, and high-performance computing. This application note outlines the issues related to powering FPGAs.It also discusses Maxim's solutions for powering Xilinx® FPGAs.

標(biāo)簽： Xilinx FPGA 電源解決方案

上傳時(shí)間： 2013-12-16

上傳用戶：haohaoxuexi

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