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Xilinx-FPGA-<b>MatlAB</b>-Simulate

Xilinx FPGA 培訓(xùn)講義

這是最新的Xilinx 公司的FPGA培訓(xùn)講義，對于初學(xué)者以及想要更好了解XilinxFPGA的同學(xué)很有幫助

標(biāo)簽： Xilinx FPGA 培訓(xùn)講義

上傳時間： 2014-12-28

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全新賽靈思（Xilinx）FPGA 7系列芯片精彩剖析

全新賽靈思（Xilinx）FPGA 7系列芯片精彩剖析:賽靈思的最新7系列FPGA芯片包括3個子系列，Artix-7、 Kintex-7和Virtex-7。在介紹芯片之前，先看看三個子系列芯片的介紹表，如下表1所示：　　表1 全新Xilinx FPGA 7系列子系列介紹表　　(1) Artix-7 FPGA系列——業(yè)界最低功耗和最低成本　　通過表1我們不難得出以下結(jié)論：與上一代 FPGA相比，其功耗降低了50%，成本削減了35%，性能提高30%，占用面積縮減了50%，賽靈思FPGA芯片在升級中，功耗和性能平衡得非常好。

標(biāo)簽： Xilinx FPGA 賽靈思系列芯片

上傳時間： 2013-10-27

上傳用戶：comer1123
基于Xilinx FPGA的雙輸出DC/DC轉(zhuǎn)換器解決方案

Xilinx FPGAs require at least two power supplies: VCCINTfor core circuitry and VCCO for I/O interface. For the latestXilinx FPGAs, including Virtex-II Pro, Virtex-II and Spartan-3, a third auxiliary supply, VCCAUX may be needed. Inmost cases, VCCAUX can share a power supply with VCCO.The core voltages, VCCINT, for most Xilinx FPGAs, rangefrom 1.2V to 2.5V. Some mature products have 3V, 3.3Vor 5V core voltages. Table 1 shows the core voltagerequirement for most of the FPGA device families. TypicalI/O voltages (VCCO) vary from 1.2V to 3.3V. The auxiliaryvoltage VCCAUX is 2.5V for Virtex-II Pro and Spartan-3, andis 3.3V for Virtex-II.

標(biāo)簽： Xilinx FPGA DC 輸出

上傳時間： 2013-10-22

上傳用戶：liu999666
Xilinx FPGA全局時鐘資源的使用方法

目前，大型設(shè)計一般推薦使用同步時序電路。同步時序電路基于時鐘觸發(fā)沿設(shè)計，對時鐘的周期、占空比、延時和抖動提出了更高的要求。為了滿足同步時序設(shè)計的要求，一般在FPGA設(shè)計中采用全局時鐘資源驅(qū)動設(shè)計的主時鐘，以達到最低的時鐘抖動和延遲。 FPGA全局時鐘資源一般使用全銅層工藝實現(xiàn)，并設(shè)計了專用時鐘緩沖與驅(qū)動結(jié)構(gòu)，從而使全局時鐘到達芯片內(nèi)部的所有可配置單元(CLB)、I/O單元 (IOB)和選擇性塊RAM(Block Select RAM)的時延和抖動都為最小。為了適應(yīng)復(fù)雜設(shè)計的需要，Xilinx的FPGA中集成的專用時鐘資源與數(shù)字延遲鎖相環(huán)(DLL)的數(shù)目不斷增加，最新的 Virtex II器件最多可以提供16個全局時鐘輸入端口和8個數(shù)字時鐘管理模塊(DCM)。與全局時鐘資源相關(guān)的原語常用的與全局時鐘資源相關(guān)的Xilinx器件原語包括：IBUFG、IBUFGDS、BUFG、BUFGP、BUFGCE、 BUFGMUX、BUFGDLL和DCM等，如圖1所示。

標(biāo)簽： Xilinx FPGA 全局時鐘資源

上傳時間： 2014-01-01

上傳用戶：maqianfeng
采用高速串行收發(fā)器Rocket I/O實現(xiàn)數(shù)據(jù)率為2.5 G

摘要: 串行傳輸技術(shù)具有更高的傳輸速率和更低的設(shè)計成本, 已成為業(yè)界首選, 被廣泛應(yīng)用于高速通信領(lǐng)域。提出了一種新的高速串行傳輸接口的設(shè)計方案, 改進了Aurora 協(xié)議數(shù)據(jù)幀格式定義的弊端, 并采用高速串行收發(fā)器Rocket I/O, 實現(xiàn)數(shù)據(jù)率為2.5 Gbps的高速串行傳輸。關(guān)鍵詞: 高速串行傳輸; Rocket I/O; Aurora 協(xié)議為促使FPGA 芯片與串行傳輸技術(shù)更好地結(jié)合以滿足市場需求, Xilinx 公司適時推出了內(nèi)嵌高速串行收發(fā)器RocketI/O 的Virtex II Pro 系列FPGA 和可升級的小型鏈路層協(xié)議———Aurora 協(xié)議。Rocket I/O支持從622 Mbps 至3.125 Gbps的全雙工傳輸速率, 還具有8 B/10 B 編解碼、時鐘生成及恢復(fù)等功能, 可以理想地適用于芯片之間或背板的高速串行數(shù)據(jù)傳輸。Aurora 協(xié)議是為專有上層協(xié)議或行業(yè)標(biāo)準的上層協(xié)議提供透明接口的第一款串行互連協(xié)議, 可用于高速線性通路之間的點到點串行數(shù)據(jù)傳輸, 同時其可擴展的帶寬, 為系統(tǒng)設(shè)計人員提供了所需要的靈活性[4]。但該協(xié)議幀格式的定義存在弊端,會導(dǎo)致系統(tǒng)資源的浪費。本文提出的設(shè)計方案可以改進Aurora 協(xié)議的固有缺陷,提高系統(tǒng)性能, 實現(xiàn)數(shù)據(jù)率為2.5 Gbps 的高速串行傳輸, 具有良好的可行性和廣闊的應(yīng)用前景。

標(biāo)簽： Rocket 2.5 高速串行收發(fā)器

上傳時間： 2013-11-06

上傳用戶：smallfish
簡化FPGA配置設(shè)計過程

本文著重介紹了 Xilinx Platform Flash PROM 如何幫助系統(tǒng)和電路板設(shè)計人員簡化 FPGA 配置設(shè)計。用于配置 FPGA 的可選解決方案有很多，但它們通常都需要大量的前期設(shè)計工作和時間。Platform Flash 是為配置 Xilinx FPGA 專門設(shè)計的一款包括硬件和軟件支持在內(nèi)的整體解決方案。

標(biāo)簽： FPGA 過程

上傳時間： 2013-11-03

上傳用戶：zhangchu0807
FPGA數(shù)字存儲掃頻儀（源代碼+電路圖+PCB圖）

　　頻率特征測試儀是用來測量電路傳輸特性和阻抗特性的儀器，簡稱掃頻儀。掃頻信號源是掃頻儀的主要功能部件，作用是產(chǎn)生測量用的正弦掃頻信號，其掃頻范圍可調(diào)，輸出信號幅度等幅。本設(shè)計采用DDS（數(shù)字頻率合成技術(shù)）產(chǎn)生掃頻信號，以Xilinx FPGA為控制核心，通過A/D和D/A等接口電路，實現(xiàn)掃頻信號頻率的步進調(diào)整、幅度與相位的測量，創(chuàng)新的使用了計算機軟件作為儀器面板來顯示被測網(wǎng)絡(luò) 幅頻特性與相頻特性，并且測試結(jié)果可保存到各種存儲介質(zhì)中。

標(biāo)簽： FPGA PCB 數(shù)字存儲掃頻儀

上傳時間： 2013-10-19

上傳用戶：xiaoxiang
WP253 - 簡化FPGA配置設(shè)計過程

本文著重介紹了 Xilinx Platform Flash PROM 如何幫助系統(tǒng)和電路板設(shè)計人員簡化 FPGA 配置設(shè)計。用于配置 FPGA 的可選解決方案有很多，但它們通常都需要大量的前期設(shè)計工作和時間。Platform Flash 是為配置 Xilinx FPGA 專門設(shè)計的一款包括硬件和軟件支持在內(nèi)的整體解決方案。

標(biāo)簽： FPGA 253 WP 過程

上傳時間： 2013-11-04

上傳用戶：ifree2016
Xilinx FPGA集成電路的動態(tài)老化試驗

　　3 FPGA設(shè)計流程　　完整的FPGA 設(shè)計流程包括邏輯電路設(shè)計輸入、功能仿真、綜合及時序分析、實現(xiàn)、加載配置、調(diào)試。FPGA 配置就是將特定的應(yīng)用程序設(shè)計按FPGA設(shè)計流程轉(zhuǎn)化為數(shù)據(jù)位流加載到FPGA 的內(nèi)部存儲器中，實現(xiàn)特定邏輯功能的過程。由于FPGA 電路的內(nèi)部存儲器都是基于RAM 工藝的，所以當(dāng)FPGA電路電源掉電后，內(nèi)部存儲器中已加載的位流數(shù)據(jù)將隨之丟失。所以，通常將設(shè)計完成的FPGA 位流數(shù)據(jù)存于外部存儲器中，每次上電自動進行FPGA電路配置加載。　　4 FPGA配置原理　　以Xilinx公司的Qpro Virtex Hi-Rel系列XQV100電路為例，F(xiàn)PGA的配置模式有四種方案可選擇：MasterSerial Mode，Slave Serial Mode，Master selectMAPMode，Slave selectMAP Mode。配置是通過芯片上的一組專/ 復(fù)用引腳信號完成的，主要配置功能信號如下：　　(1)M0、M1、M2：下載配置模式選擇; 　　(2)CLK：配置時鐘信號; 　　(3)DONE：顯示配置狀態(tài)、控制器件啟動;

標(biāo)簽： Xilinx FPGA 集成電路動態(tài)老化

上傳時間： 2013-11-18

上傳用戶：oojj
Xilinx FPGA 培訓(xùn)講義

這是最新的Xilinx 公司的FPGA培訓(xùn)講義，對于初學(xué)者以及想要更好了解XilinxFPGA的同學(xué)很有幫助

標(biāo)簽： Xilinx FPGA 培訓(xùn)講義

上傳時間： 2014-01-13

上傳用戶：chenlong