該文檔是有關利用Xinlix的FPGA如何實現FIFO的生成及如何應用的文章。
上傳時間： 2016-02-22
上傳用戶：ma1301115706
UART參考設計帶緩存用于Xinlix用于FPGA
上傳時間： 2014-01-14
上傳用戶：開懷常笑
it is a verilog code written for FIFO in modelsim simulator and it will synthesize in Xinlix ise 8.2i.i have tested it om my kit.[i mae my own kit for spartan2 device].you can use this code in any DSP project in which data entry is required.
標簽： synthesize simulator modelsim verilog
上傳時間： 2014-06-26
上傳用戶：zhuyibin
it is a verilog code written for traffic light controller will synthesize in Xinlix ise 8.2i.i have tested it om my kit.[i mae my own kit for spartan2 device].it is a state machine based code.
標簽： controller synthesize verilog traffic
上傳時間： 2017-03-22
上傳用戶：xymbian
it is a verilog code written for MELAY state machine based UART and it wll synthesize in Xinlix ise 8.2i.i have tested it om my kit.[i mae my own kit for spartan2 device]
標簽： synthesize verilog machine written
上傳時間： 2013-12-11
上傳用戶：yepeng139
此為在Xinlix系統上開發的PS通信程序，用VHDL語言開發
上傳時間： 2014-03-04
上傳用戶：x4587
在傳統的電力電子電路中，DC/DC變換器通常采用模擬電路實現電壓或電流的控制。數字控制與模擬控制相比，有著顯著的優點，數字控制可以實現復雜的控制策略，同時大大提高系統的可靠性和靈活性，并易于實現系統的智能化。但目前數字控制基本上限于電力傳動領域，DC/DC變換器由于其開關頻率較高，一般其外圍功能由DSP或微處理器完成，而控制的核心，如PWM發生等大多采用專用控制芯片實現。FPGA由于其快速性、靈活性及保密性等優點，近年來在數字控制領域受到越來越多的關注。基于FPGA的DC/DC變換器是電力電子領域重要的研究方向之一。本文研究了同步Buck變換器的建模、設計及仿真，采用Xinlix的VIRTEX-Ⅱ PRO FPGA開發板實現了Buck變換器的全數字控制。 論文首先從Buck變換器的理論分析入手，根據它的物理特性，研究了該變換器的狀態空間平均模型和小信號分析。為了獲得高性能的開關電源，提出并分析了混雜模型設計方案，然后進行了控制器設計。并采用MATLAB/SIMULINK建立了同步Buck電路的仿真模型，并進行仿真研究。浮點仿真的運算精度與溢出問題，影響了仿真的精度。為了克服這些不足，作者采用了定點仿真方法，得到了滿意的仿真結果。論文還著重論述了開關電源的數字控制器部分，數字控制器一般由三個主要功能模塊組成：模數轉換器、數字脈寬調制器(Digital PulseWidth Modulation：DPWM)和數字補償器。文中重點研究了DPWM和數字補償器，闡述了目前高頻數字控制變換器中存在的主要問題，特別是高頻狀態下DPWM分辨率較低，影響控制精度，甚至引起極限環(Limit Cycling)現象，對DPWM分辨率的提高與系統硬件工作頻率之間的矛盾、DPWM分辨率與A/D分辨率之間的關系等問題作了全面深入的分析。論文提出了一種新的提高DPWM分辨率的方法，該方法在不提高系統硬件頻率的前提下，采用軟件使DPWM的分辨率大大提高。作者還設計了兩種數字補償器，并進行了分析比較，選擇了合適的補償算法，達到了改善系統性能的目的。 設計完成后，作者使用ISE 9.1i軟件進行了FPGA實現的前、后仿真，驗證了所提出理論及控制算法的正確性。作者完成了Buck電路的硬件制作及基于FPGA的軟件設計，采用32MHz的硬件晶振實現了11-bit的DPWM分辨率，開關頻率達到1MHz，得到了滿意的系統性能，論文最后給出了仿真和實驗結果。
上傳時間： 2013-07-23
上傳用戶：kristycreasy
這是一篇很好的ISE入門資料，花了本人3個小時才寫完。對新手來說，只要按本文走，10分鐘就可以入門。
上傳時間： 2014-01-01
上傳用戶：我叫李小進
這是一篇很好的ISE入門資料，花了本人3個小時才寫完。對新手來說，只要按本文走，10分鐘就可以入門。
上傳時間： 2013-12-19
上傳用戶：dick_sh
it is a verilog code written for MAX1886 ADC interin modelsim simulator and it will synthesize in Xinlix ise 8.2i.i have tested it om my kit.
標簽： synthesize simulator modelsim interin
上傳時間： 2017-03-22
上傳用戶：洛木卓
