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ad模塊

常模算法的FPGA實(shí)現(xiàn)

常模信號是一類非常重要的信號，而專門應(yīng)用于常模信號的常模算法[1]具有復(fù)雜度較低、實(shí)現(xiàn)起來比較簡單、對陣列模型的偏差不敏感等顯著的優(yōu)點(diǎn)。因此，常模算法引起了眾多學(xué)者的廣泛關(guān)注。近年來，常模算法在多用戶檢測領(lǐng)域[2]的研究越來越受到諸多學(xué)者的關(guān)注。不僅如此，常模算法在其他領(lǐng)域也是備受矚目，如常模算法在盲均衡以及波束形成等領(lǐng)域的應(yīng)用也是目前研究的熱點(diǎn)。除此之外，常模算法已經(jīng)不僅僅局限在應(yīng)用于常模信號，也可應(yīng)用于多模信號[3]等。本文對常模算法在多用戶檢測領(lǐng)域的應(yīng)用以及FPGA[4]實(shí)現(xiàn)作了較多的研究工作，共分六章進(jìn)行闡述。第一章為緒論，介紹了論文相關(guān)背景和本文的結(jié)構(gòu)；第二章首先對常模算法作了理論分析，并改進(jìn)了傳統(tǒng)的2-2型常模算法，我們稱之為M2-2CMA，它在誤碼率性能上有一些改善；之后在MATLAB平臺上搭建了仿真平臺，分析了常模算法在多用戶檢測中的應(yīng)用；第三章研究了相關(guān)文獻(xiàn)，簡單介紹了FPGA概念及其設(shè)計(jì)流程和設(shè)計(jì)方法，并對VerilogHDL以及Quartus軟件做了簡要介紹；第四章則詳細(xì)介紹了常模算法的FPGA實(shí)現(xiàn)，用一種基于統(tǒng)計(jì)數(shù)據(jù)的方法確定了數(shù)據(jù)位長及精度，提出了其實(shí)現(xiàn)的系統(tǒng)框圖，并詳細(xì)闡述了各主要模塊的設(shè)計(jì)與實(shí)現(xiàn)，同時(shí)給出了最后的報(bào)告文件以及最高數(shù)據(jù)處理速度；第五章則在MATLAB平臺和QuartuslI的基礎(chǔ)上搭建了一個(gè)仿真平臺，借助于平臺分析了2-2型常模算法移植到FPGA平臺后的性能，對不同的精度對系統(tǒng)性能的影響做了討論，也統(tǒng)計(jì)了不同信噪比、多址干擾下的誤碼率性能。最后一章是對全文的總結(jié)和對未來的展望。

標(biāo)簽： FPGA 模算法

上傳時(shí)間： 2013-06-23

上傳用戶：hzy5825468
宏晶單片機(jī)的AD演示程序

宏晶單片機(jī)12C5A60S2系列的的AD演示程序

標(biāo)簽： 宏晶單片機(jī) 程序

上傳時(shí)間： 2013-05-17

上傳用戶：refent
基于FPGA的PID控制器研究與實(shí)現(xiàn)

基于微處理器的數(shù)字PID控制器改變了傳統(tǒng)模擬PID控制器參數(shù)整定不靈活的問題。但是常規(guī)微處理器容易在環(huán)境惡劣的情況下出現(xiàn)程序跑飛的問題，如果實(shí)現(xiàn)PID軟算法的微處理器因?yàn)閺?qiáng)干擾或其他原因而出現(xiàn)故障，會引起輸出值的大幅度變化或停止響應(yīng)。而FPGA的應(yīng)用可以從本質(zhì)上解決這個(gè)問題。因此，利用FPGA開發(fā)技術(shù)，實(shí)現(xiàn)智能控制器算法的芯片化，使之能夠廣泛的用于各種場合，具有很大的應(yīng)用意義。首先分析FPGA的內(nèi)部結(jié)構(gòu)特點(diǎn)，總結(jié)FPGA設(shè)計(jì)技術(shù)及開發(fā)流程，指出實(shí)現(xiàn)結(jié)構(gòu)優(yōu)化設(shè)計(jì)，降低設(shè)計(jì)難度，是擴(kuò)展設(shè)計(jì)功能、提高芯片性能和產(chǎn)品性價(jià)比的關(guān)鍵。控制系統(tǒng)由四個(gè)模塊組成，主要包括核心控制器模塊、輸入輸出模塊以及人機(jī)接口。其中控制器部分為系統(tǒng)的關(guān)鍵部件。在分析FPGA設(shè)計(jì)結(jié)構(gòu)類型和特點(diǎn)的基礎(chǔ)上，提出一種基于FPGA改進(jìn)型并行結(jié)構(gòu)的PID溫度控制器設(shè)計(jì)方法。在PID算法與FPGA的運(yùn)算器邏輯映像過程中，采用將補(bǔ)碼的加法器代替減法器設(shè)計(jì)，增加整數(shù)運(yùn)算結(jié)果的位擴(kuò)展處理，進(jìn)行不同數(shù)據(jù)類型的整數(shù)歸一化等不同角度的處理方法融合為一體，可以有效地減少邏輯運(yùn)算部件。應(yīng)用Ouartus Ⅱ圖形輸入與Verilog HDL語言相結(jié)合設(shè)計(jì)實(shí)現(xiàn)了PID控制器，用Modelsim仿真驗(yàn)證了設(shè)計(jì)結(jié)果的正確性，用Synplify Pro進(jìn)行電路綜合，在Quaitus Ⅱ軟件中實(shí)現(xiàn)布局布線，最后生成FPGA的編程文件。根據(jù)控制系統(tǒng)的要求，論文設(shè)計(jì)完成了12位模數(shù)AD轉(zhuǎn)換器、數(shù)據(jù)顯示器、按鍵等相關(guān)外圍接口電路。將一階、純滯后、大慣性電阻爐溫作為控制對象，以EP1C3T144 FPGA為核心，構(gòu)建PID控制系統(tǒng)。在采用Pt100溫度傳感器、分辨率為2℃、最大溫度控制范圍0～400℃的條件下，實(shí)驗(yàn)結(jié)果表明，達(dá)到無超調(diào)的穩(wěn)定控制要求，為降低FPGA實(shí)現(xiàn)PID控制器的設(shè)計(jì)難度提供了有效的方法。

標(biāo)簽： FPGA PID 控制器

上傳時(shí)間： 2013-05-24

上傳用戶：gyq
串行10位數(shù)模轉(zhuǎn)換器TLC5615及其在單片機(jī)中的應(yīng)用

本文分析了 T EXAS 儀器公司新推出的串行10 位數(shù)/ 模轉(zhuǎn)換器(DAC) TL C5615 的功能、特點(diǎn)、工作原理及其與A T89C52 單片機(jī)的硬件接口和軟件編程, 提供了一個(gè)新穎實(shí)用的數(shù)/

標(biāo)簽： 5615 TLC 串行中的應(yīng)用

上傳時(shí)間： 2013-05-20

上傳用戶：redmoons
共模干擾和差模干擾及其抑制技術(shù)

共模干擾和差模干擾及其抑制技術(shù)，是擴(kuò)干擾技術(shù)的基礎(chǔ)。

標(biāo)簽： 共模干擾差模干擾抑制技術(shù)

上傳時(shí)間： 2013-04-24

上傳用戶：003030
TIOMAP_L138的AD采樣程序

基于TIOMAP_L138的AD采樣程序

標(biāo)簽： TIOMAP_L 138 采樣程序

上傳時(shí)間： 2013-08-02

上傳用戶：adamszq
模電基礎(chǔ)之波形發(fā)生電路

模電基礎(chǔ)之波形發(fā)生電路本教程網(wǎng)上收集的,供大家學(xué)習(xí)參考. 在學(xué)習(xí)過程中建議大家邊學(xué)邊用仿真軟件對電路進(jìn)行驗(yàn)證

標(biāo)簽： 模電波形發(fā)生電路

上傳時(shí)間： 2013-04-24

上傳用戶：Jason1990
RSA密碼算法的模冪模乘的快速實(shí)現(xiàn)

基于FPGA的RSA密碼算法的模冪模乘的快速實(shí)現(xiàn)

標(biāo)簽： RSA 模密碼算法快速實(shí)現(xiàn)

上傳時(shí)間： 2013-04-24

上傳用戶：xuanjie
應(yīng)用FPGA的高速數(shù)據(jù)采集

隨著計(jì)算機(jī)技術(shù)的突飛猛進(jìn)以及移動通訊技術(shù)在日常生活中的不斷深入，數(shù)據(jù)采集不斷地向多路、高速、智能化的方向發(fā)展。本文針對此需求，實(shí)現(xiàn)了一種應(yīng)用FPGA的多路、高速的數(shù)據(jù)采集系統(tǒng)，從而為測量儀器提供良好的采集數(shù)據(jù)。　　本文設(shè)計(jì)了一種基于AD+FPGA+DSP的多路數(shù)據(jù)采集處理系統(tǒng)，針對此系統(tǒng)設(shè)計(jì)了基于AD9446的模數(shù)轉(zhuǎn)換采集板，再將模數(shù)轉(zhuǎn)換采集板的數(shù)據(jù)傳送至基于FPGA的采集控制模塊進(jìn)行數(shù)據(jù)的壓縮以及緩沖存儲，最后由DSP調(diào)入數(shù)據(jù)進(jìn)行數(shù)據(jù)的處理。本文的設(shè)計(jì)主要分為兩部分，一部分為模數(shù)轉(zhuǎn)換采集板的設(shè)計(jì)與調(diào)試，另一部分為采集控制模塊的設(shè)計(jì)與仿真。　　經(jīng)設(shè)計(jì)與調(diào)試，模數(shù)轉(zhuǎn)換模塊可為系統(tǒng)提供穩(wěn)定可靠的數(shù)據(jù)，能穩(wěn)定工作在百兆的頻率下；采集控制模塊能實(shí)時(shí)地完成數(shù)據(jù)壓縮與數(shù)據(jù)緩沖，并能通過時(shí)鐘管理模塊來控制前端AD的采樣，該模塊也能穩(wěn)定工作在百兆的頻率下。該系統(tǒng)為多路、高速的數(shù)據(jù)采集系統(tǒng)，并能穩(wěn)定工作，從而能滿足電子測量儀器的要求。

標(biāo)簽： FPGA 高速數(shù)據(jù) 采集

上傳時(shí)間： 2013-05-24

上傳用戶：chuckbassboy
時(shí)分交替ADC系統(tǒng)數(shù)字校準(zhǔn)算法

隨著現(xiàn)代通信與信號處理技術(shù)的不斷發(fā)展，對于高速高精度AD轉(zhuǎn)換器的需求越來越大。但是，隨著集成電路工藝中電路特征線寬的不斷減小，在傳統(tǒng)單通道ADC框架下同時(shí)實(shí)現(xiàn)高速、高精度的數(shù)模轉(zhuǎn)換愈加困難。此時(shí)，時(shí)分交替ADC 作為...

標(biāo)簽： ADC 時(shí)分數(shù)字校準(zhǔn)

上傳時(shí)間： 2013-07-08

上傳用戶：mylinden

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