Altera的DE2開發(fā)板上的DM9000A網(wǎng)絡(luò)FPGA接口及其驅(qū)動(dòng)程序,還有 Demo程序
標(biāo)簽： Altera 9000A 9000 FPGA
上傳時(shí)間： 2016-05-02
上傳用戶：mikesering
FPGA與CPLD的區(qū)別，僅供參考，好東西大家一起享用
上傳時(shí)間： 2016-05-08
上傳用戶：a6697238
以兩片由TI 公司生產(chǎn)的數(shù)字信號(hào)處理器TMS320C6203B 為核心,用可編程邏輯陣列CPLD 進(jìn)行邏輯控 制,采用現(xiàn)場(chǎng)可編程門陣列FPGA 作圖像的預(yù)處理和進(jìn)行雙數(shù)字信號(hào)處理器(DSP) 之間的通訊,實(shí)現(xiàn)了實(shí)時(shí)相關(guān)的圖像 處理。此系統(tǒng)實(shí)時(shí)性好,可直接利用數(shù)字圖像的灰度特征,在低信噪比的情況下目標(biāo)跟蹤點(diǎn)漂移小,目標(biāo)跟蹤能夠較好 地適應(yīng)不同灰度分布的背景。
標(biāo)簽： C6203 6203B 320C 6203
上傳時(shí)間： 2016-05-11
上傳用戶：kytqcool
關(guān)于在FPGA或CPLD鎖相環(huán)PLL原理與應(yīng)用,介紹用FPGA的分頻技術(shù).
標(biāo)簽： FPGA CPLD PLL 鎖相環(huán)
上傳時(shí)間： 2016-05-12
上傳用戶：edisonfather
在FPGA上實(shí)現(xiàn)序列機(jī) 用的是Altera公司的DE1板子
上傳時(shí)間： 2016-05-19
上傳用戶：趙云興
你相學(xué)會(huì)CPLD,FPGA,教程,快速,么,你想使用硬件編程語(yǔ)言么.那就看這個(gè)吧,只要5分鐘.讓你入門
上傳時(shí)間： 2014-01-16
上傳用戶：zhaoq123
用VHDL語(yǔ)言在CPLD／FPGA上實(shí)現(xiàn)浮點(diǎn)運(yùn)算，資源多多共享,不亦樂乎!
標(biāo)簽： VHDL CPLD FPGA 語(yǔ)言
上傳時(shí)間： 2014-01-21
上傳用戶：invtnewer
CPLD/FPGA實(shí)用手冊(cè)，新手最愛，MAXplus的包教包會(huì)
標(biāo)簽： CPLD FPGA 實(shí)用手冊(cè)
上傳時(shí)間： 2016-06-05
上傳用戶：a3318966
分頻器是FPGA設(shè)計(jì)中使用頻率非常高的基本單元之一。盡管目前在大部分設(shè)計(jì)中還廣泛使用集成鎖相環(huán)(如altera的PLL，Xilinx的DLL)來進(jìn)行時(shí)鐘的分頻、倍頻以及相移設(shè)計(jì)，但是，對(duì)于時(shí)鐘要求不太嚴(yán)格的設(shè)計(jì)，通過自主設(shè)計(jì)進(jìn)行時(shí)鐘分頻的實(shí)現(xiàn)方法仍然非常流行。首先這種方法可以節(jié)省鎖相環(huán)資源，再者，這種方式只消耗不多的邏輯單元就可以達(dá)到對(duì)時(shí)鐘操作的目的。 偶數(shù)倍分頻：偶數(shù)倍分頻應(yīng)該是大家都比較熟悉的分頻，通過計(jì)數(shù)器計(jì)數(shù)是完全可以實(shí)現(xiàn)的。如進(jìn)行N倍偶數(shù)分頻，那么可以通過由待分頻的時(shí)鐘觸發(fā)計(jì)數(shù)器計(jì)數(shù)，當(dāng)計(jì)數(shù)器從0計(jì)數(shù)到N/2-1時(shí)，輸出時(shí)鐘進(jìn)行翻轉(zhuǎn)，并給計(jì)數(shù)器一個(gè)復(fù)位信號(hào)，使得下一個(gè)時(shí)鐘從零開始計(jì)數(shù)。以此循環(huán)下去。這種方法可以實(shí)現(xiàn)任意的偶數(shù)分頻。
上傳時(shí)間： 2016-06-14
上傳用戶：wpwpwlxwlx
現(xiàn)代通信系統(tǒng)要求通信距離遠(yuǎn)、通信容量大、傳輸質(zhì)量好。作為其關(guān)鍵技術(shù)之一的調(diào)制解調(diào)技術(shù)一直是人們研究的一 個(gè)重要方向。討論和仿真實(shí)現(xiàn)了基于FPGA的數(shù)字化DPSK調(diào)制解調(diào)系統(tǒng)。用Altera公司的FPGA開發(fā)平臺(tái)Quartus II 3.0實(shí)現(xiàn)了一 個(gè)對(duì)基帶信號(hào)的DPSK調(diào)制解調(diào)系統(tǒng)模型的仿真。
標(biāo)簽： Altera FPGA DPSK 現(xiàn)代通信
上傳時(shí)間： 2016-06-15
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