本文進(jìn)行了基于FPGA的GPS直序偽碼擴(kuò)頻接收機(jī)的設(shè)計(jì)和數(shù)字化硬件實(shí)現(xiàn)。論文首先對(duì)GPS衛(wèi)星導(dǎo)航定位系統(tǒng)進(jìn)行了分析，并對(duì)與數(shù)字化接收機(jī)直接相關(guān)聯(lián)的GPS信號(hào)中頻部分結(jié)合實(shí)際系統(tǒng)要求進(jìn)行了設(shè)計(jì)和分析，由此確定了數(shù)字化偽碼捕獲跟蹤接收機(jī)研制的具體要求，之后完成了接收機(jī)中頻數(shù)字化方案設(shè)計(jì)。同時(shí)對(duì)偽碼捕獲跟蹤后端的載波捕獲跟蹤的實(shí)現(xiàn)方案進(jìn)行了描述和分析。最后利用EDA工具在FPGA芯片上實(shí)現(xiàn)了GPS數(shù)字化接收機(jī)的偽碼捕獲跟蹤。 受工作環(huán)境的制約，GPS衛(wèi)星接收機(jī)系統(tǒng)首先表現(xiàn)為功率受限系統(tǒng)，接收機(jī)必須滿足在低信噪比條件下工作。同時(shí)接收機(jī)與衛(wèi)星間高動(dòng)態(tài)產(chǎn)生的多普勒頻率，給接收機(jī)實(shí)現(xiàn)快速捕獲帶來(lái)了難度。通過(guò)仿真分析，綜合了實(shí)現(xiàn)難度和性能兩方面因素，針對(duì)小信噪比工作條件提出了改進(jìn)型的序貫偽碼捕獲實(shí)施方案。同時(shí)按照捕獲概率和時(shí)間的要求，對(duì)接收機(jī)偏壓、上、下門(mén)限、NCO增益等進(jìn)行了設(shè)計(jì)和仿真分析，確定了捕獲的數(shù)字化實(shí)現(xiàn)方案，偽碼跟蹤采用超前滯后環(huán)方案。捕獲完成后可使本地偽碼與接收偽碼的相對(duì)誤差保持在±1/4碼元范圍內(nèi)，而跟蹤環(huán)路的跟蹤范圍為±4/3碼元，保證了捕獲到跟蹤的可靠銜接，同時(shí)采用可變環(huán)路帶寬措施解決了跟蹤速度和精度的矛盾。 在數(shù)字化實(shí)現(xiàn)設(shè)計(jì)中，給出了詳細(xì)的數(shù)字化實(shí)現(xiàn)方案和分析，這樣在保證工作精度的同時(shí)盡量減少硬件資源的開(kāi)銷(xiāo)，利用EDA工具，采用Veilog設(shè)計(jì)語(yǔ)言在Xilinx的VirtexII系列的XC2V500fg256的FPGA上完成數(shù)字化接收機(jī)偽碼捕獲跟蹤的實(shí)現(xiàn)，并在其開(kāi)發(fā)平臺(tái)上對(duì)數(shù)字化接收機(jī)進(jìn)行了仿真驗(yàn)證，在給定的工作條件下達(dá)到了設(shè)計(jì)性能和指標(biāo)要求。
標(biāo)簽： FPGA GPS 中頻 數(shù)字接收機(jī)
上傳時(shí)間： 2013-04-24
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現(xiàn)代通信系統(tǒng)要求通信距離遠(yuǎn)、通信容量大、傳輸質(zhì)量好。作為其關(guān)鍵技術(shù)之一的調(diào)制解調(diào)技術(shù)一直是人們研究的一個(gè)重要方向。用FPGA實(shí)現(xiàn)調(diào)制解調(diào)器具有體積小、功耗低、集成度高、可軟件升級(jí)、抗干擾能力強(qiáng)的特點(diǎn)，符合未來(lái)通信技術(shù)發(fā)展的方向。論文從以下幾個(gè)方面討論和實(shí)現(xiàn)了基于FPGA的調(diào)制解調(diào)系統(tǒng)。 論文首先介紹了調(diào)制解調(diào)系統(tǒng)的發(fā)展現(xiàn)狀及FPGA的相關(guān)知識(shí)。然后介紹了幾種常見(jiàn)的相位調(diào)制解調(diào)方式，重點(diǎn)是QDPSK調(diào)制解調(diào)系統(tǒng)的理論算法。 論文重點(diǎn)介紹了QDPSK解調(diào)調(diào)制系統(tǒng)的具體實(shí)現(xiàn)。首先，在在MATLAB環(huán)境下對(duì)系統(tǒng)里的每個(gè)子模塊完成了功能仿真，并取得滿意的仿真結(jié)果；其次，在QDPSK調(diào)制解調(diào)系統(tǒng)功能仿真正確的基礎(chǔ)上，對(duì)每個(gè)模塊的功能編寫(xiě)C++算法，并且驗(yàn)證了算法的正確性和可實(shí)現(xiàn)性；最后，在altera公司的FPGA開(kāi)發(fā)平臺(tái)Quartus Ⅱ 6.0上，采用Verilog硬件描述語(yǔ)言對(duì)QDPSK調(diào)制解調(diào)系統(tǒng)實(shí)現(xiàn)了時(shí)序仿真和綜合仿真。
標(biāo)簽： QDPSK FPGA 調(diào)制 解調(diào)技術(shù)
上傳時(shí)間： 2013-07-21
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隨著信號(hào)處理技術(shù)的進(jìn)步和電子技術(shù)的發(fā)展，雷達(dá)信號(hào)偵察接收機(jī)逐漸從模擬體制向數(shù)字體制轉(zhuǎn)變。軟件無(wú)線電概念的提出，促使雷達(dá)偵察接收機(jī)朝大帶寬、全截獲方向發(fā)展，現(xiàn)有的串行信號(hào)處理體制已經(jīng)很難滿足系統(tǒng)要求。FPGA器件的出現(xiàn)，為實(shí)現(xiàn)寬帶雷達(dá)信號(hào)偵察數(shù)字接收機(jī)提供了硬件支持。 本文結(jié)合FPGA芯片特點(diǎn)，在前人研究基礎(chǔ)上，從算法和硬件實(shí)現(xiàn)兩方面，對(duì)雷達(dá)信號(hào)偵察數(shù)字接收機(jī)若干關(guān)鍵技術(shù)進(jìn)行了研究和創(chuàng)新，主要研究?jī)?nèi)容包括以下幾個(gè)方面。 1)給出了基于QuartusII/Matlab和ISE/ModelSim/Matlab的兩種FPGA設(shè)計(jì)聯(lián)合仿真技術(shù)。這種聯(lián)合仿真技術(shù)，大大提高了基于FPGA的雷達(dá)信號(hào)偵察數(shù)字接收機(jī)的設(shè)計(jì)效率。 2)給出了一種基于FFT/IFFT的寬帶數(shù)字正交變換算法，并將該算法在FPGA中進(jìn)行了硬件實(shí)現(xiàn)，設(shè)計(jì)可對(duì)600MHz帶寬內(nèi)的輸入信號(hào)進(jìn)行實(shí)時(shí)正交變換。 3)提出了一種全并行結(jié)構(gòu)FFT的FPGA實(shí)現(xiàn)方案，并將其在FPGA芯片中進(jìn)行了硬件實(shí)現(xiàn)，設(shè)計(jì)能夠在一個(gè)時(shí)鐘周期內(nèi)完成32點(diǎn)并行FFT運(yùn)算，滿足了數(shù)字信道化接收機(jī)對(duì)數(shù)據(jù)處理速度的要求。 4)提出了一種自相關(guān)信號(hào)檢測(cè)FPGA實(shí)現(xiàn)方案，通過(guò)改變FIFO長(zhǎng)度改變自相關(guān)運(yùn)算點(diǎn)數(shù)，實(shí)現(xiàn)了弱信號(hào)檢測(cè)。提出通過(guò)二次門(mén)限處理來(lái)消除檢測(cè)脈沖中的毛刺和凹陷，降低了虛警概率，提高了檢測(cè)結(jié)果的可靠性。 5)在單通道自相關(guān)信號(hào)檢測(cè)算法基礎(chǔ)上，提出采用三路并行檢測(cè)，每路采用不同的相關(guān)點(diǎn)數(shù)和檢測(cè)門(mén)限，再綜合考慮三路檢測(cè)結(jié)果，得到最終檢測(cè)結(jié)果。給出了算法FPGA實(shí)現(xiàn)過(guò)程，并對(duì)設(shè)計(jì)進(jìn)行了聯(lián)合時(shí)序仿真，提高了檢測(cè)性能。 6)給出了一種利用FFT變換后的兩根最大譜線進(jìn)行插值的快速高精度頻率估計(jì)方法，并將該算法在FPGA硬件中進(jìn)行了實(shí)現(xiàn)。通過(guò)利用FFT運(yùn)算后的實(shí)/虛部最大值進(jìn)行插值，降低了硬件資源消耗、縮短了運(yùn)算延遲。 7)結(jié)合4)、5)、6)中的研究成果，完成了對(duì)雷達(dá)脈沖信號(hào)到達(dá)時(shí)間、終止時(shí)間、脈沖寬度和脈沖頻率的估計(jì)，最終在一塊FPGA芯片內(nèi)實(shí)現(xiàn)了一個(gè)精簡(jiǎn)的雷達(dá)信號(hào)偵察數(shù)字接收機(jī)，并在微波暗室中進(jìn)行了測(cè)試。
標(biāo)簽： FPGA 雷達(dá)信號(hào) 數(shù)字接收機(jī)
上傳時(shí)間： 2013-06-13
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基于FPGA技術(shù)的網(wǎng)絡(luò)入侵檢測(cè)是未來(lái)的發(fā)展方向，而網(wǎng)絡(luò)包頭的分類(lèi)是入侵檢測(cè)系統(tǒng)的關(guān)鍵。 文章首先介紹了FPGA技術(shù)的基本原理以及其在信息安全方面的應(yīng)用，接著介紹入侵檢測(cè)系統(tǒng)以及FPGA技術(shù)在入侵檢測(cè)系統(tǒng)中的應(yīng)用。 分析了幾種比較出名的網(wǎng)絡(luò)包分類(lèi)算法，包括軟件分類(lèi)方法、TCAM分類(lèi)算法、BV算法、Tree Bitmap算法以及端口范圍分類(lèi)算法。 在此基礎(chǔ)上，文章設(shè)計(jì)了一個(gè)基于FPGA技術(shù)的入侵檢測(cè)系統(tǒng)包分類(lèi)的基本框架圖，實(shí)現(xiàn)框架圖中的各個(gè)基本功能模塊。在實(shí)現(xiàn)過(guò)程中，提出了一類(lèi)結(jié)合三態(tài)內(nèi)容可尋址內(nèi)存(TCAM)和普通存儲(chǔ)器(RAM)的網(wǎng)絡(luò)包包頭分類(lèi)方案。我們將檢測(cè)規(guī)則編號(hào)并位圖化，使用RAM存儲(chǔ)與包頭結(jié)構(gòu)相關(guān)的規(guī)則位圖，通過(guò)TCAM上的數(shù)據(jù)匹配操作，快速關(guān)聯(lián)待分析的網(wǎng)絡(luò)數(shù)據(jù)包與入侵檢測(cè)規(guī)則。文章還討論了網(wǎng)包頭分類(lèi)方法的優(yōu)化算法，將優(yōu)化算法與未優(yōu)化算法在速度和空間上進(jìn)行比較。此外，還討論了對(duì)Snort的規(guī)則庫(kù)進(jìn)行整理和規(guī)則化的問(wèn)題。 最后，對(duì)所設(shè)計(jì)的包頭分類(lèi)匹配模塊在Quartus II進(jìn)行仿真評(píng)估，將實(shí)驗(yàn)結(jié)果與已有的一些分類(lèi)算法進(jìn)行了比較。結(jié)果說(shuō)明，本設(shè)計(jì)在匹配速度和更新速度上有優(yōu)勢(shì)，但消耗了較多的存儲(chǔ)空間．
標(biāo)簽： 入侵檢測(cè)系統(tǒng) 網(wǎng)絡(luò) 包分類(lèi) 技術(shù)研究
上傳時(shí)間： 2013-07-17
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隨著計(jì)算機(jī)技術(shù)和通信技術(shù)的迅速發(fā)展，數(shù)字視頻在信息社會(huì)中發(fā)揮著越來(lái)越重要的作用，視頻傳輸系統(tǒng)已經(jīng)被廣泛應(yīng)用于交通管理、工業(yè)監(jiān)控、廣播電視、銀行、商場(chǎng)等多個(gè)領(lǐng)域。同時(shí)，F(xiàn)PGA單片規(guī)模的不斷擴(kuò)大，在FPGA芯片內(nèi)部實(shí)現(xiàn)復(fù)雜的數(shù)字信號(hào)處理系統(tǒng)也成為現(xiàn)實(shí)，因此采用FPGA實(shí)現(xiàn)視頻壓縮和傳輸已成為一種最佳選擇。 本文將視頻壓縮技術(shù)和光纖傳輸技術(shù)相結(jié)合，設(shè)計(jì)了一種基于無(wú)損壓縮算法的多路數(shù)字視頻光纖傳輸系統(tǒng)，系統(tǒng)利用時(shí)分復(fù)用和無(wú)損壓縮技術(shù)，采用串行數(shù)字視頻傳輸?shù)姆绞剑稍谝桓饫w中同時(shí)傳輸8路以上視頻信號(hào)。系統(tǒng)在總體設(shè)計(jì)時(shí)，確定了基于FPGA的設(shè)計(jì)方案，采用ADI公司的AD9280和AD9708芯片實(shí)現(xiàn)A/D轉(zhuǎn)換和D/A轉(zhuǎn)換，在FPGA里實(shí)現(xiàn)系統(tǒng)的時(shí)分復(fù)用/解復(fù)用、視頻數(shù)據(jù)壓縮/解壓縮和線路碼編解碼，利用光收發(fā)一體模塊實(shí)現(xiàn)電光轉(zhuǎn)換和光電轉(zhuǎn)換。視頻壓縮采用LZW無(wú)損壓縮算法，用Verilog語(yǔ)言設(shè)計(jì)了壓縮模塊和解壓縮模塊，利用Xilinx公司的IP核生成工具Core Generator生成FIFO來(lái)緩存壓縮/解壓縮單元的輸入輸出數(shù)據(jù)，光纖線路碼采用CIMT碼，設(shè)計(jì)了編解碼模塊，解碼過(guò)程中，利用數(shù)字鎖相環(huán)來(lái)實(shí)現(xiàn)發(fā)射與接收的幀同步，在ISE8.2和Modelsim仿真環(huán)境下對(duì)FPGA模塊進(jìn)行了功能仿真和時(shí)序仿真，并在Spartan-3E開(kāi)發(fā)板和視頻擴(kuò)展板上完成了系統(tǒng)的硬件調(diào)試與驗(yàn)證工作，實(shí)驗(yàn)證明，系統(tǒng)工作穩(wěn)定，圖像清晰，實(shí)時(shí)傳輸效果好，可用于交通、安防、工業(yè)監(jiān)控等多個(gè)領(lǐng)域。 本文將視頻壓縮和線路碼編解碼在FPGA里實(shí)現(xiàn)，利用FPGA的并行處理優(yōu)勢(shì)，大大提高了系統(tǒng)的處理速度，使系統(tǒng)具有集成度高、靈活性強(qiáng)、調(diào)試方便、抗干擾能力強(qiáng)、易于升級(jí)等特點(diǎn)。
標(biāo)簽： FPGA 數(shù)字視頻 光纖傳輸系統(tǒng)
上傳時(shí)間： 2013-04-24
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視頻序列中運(yùn)動(dòng)目標(biāo)的檢測(cè)是計(jì)算機(jī)視覺(jué)和圖像編碼研究領(lǐng)域的一個(gè)重要課題，在機(jī)器人導(dǎo)航、智能監(jiān)視系統(tǒng)、交通監(jiān)測(cè)、醫(yī)學(xué)圖像處理以及視頻圖像壓縮和傳輸?shù)阮I(lǐng)域都有廣泛的應(yīng)用。FPGA作為當(dāng)今主流的大規(guī)模可編程專(zhuān)用集成電路，可以滿足高速圖像處理的需要。使用FPGA可以充分利用硬件上的并行性，從本質(zhì)上改善圖像處理的速度，使對(duì)大數(shù)據(jù)量的圖像處理達(dá)到實(shí)時(shí)性。本文提出基于FPGA的運(yùn)動(dòng)目標(biāo)檢測(cè)系統(tǒng)，對(duì)以后算法的改進(jìn)，輸入輸出圖像大小的變化，圖像采集和顯示設(shè)備更換等都具有靈活性。 本文對(duì)目前運(yùn)動(dòng)目標(biāo)檢測(cè)的主要算法研究分析，根據(jù)背景減法的適用環(huán)境和特點(diǎn)提出改進(jìn)的W4運(yùn)動(dòng)檢測(cè)算法。該算法具備背景減法的優(yōu)點(diǎn)，并且克服了W4運(yùn)動(dòng)檢測(cè)算法在環(huán)境變化較快或環(huán)境變化較頻繁條件下對(duì)運(yùn)動(dòng)目標(biāo)進(jìn)行檢測(cè)的局限性。 本文首先在MATLAB中對(duì)改進(jìn)的W4運(yùn)動(dòng)檢測(cè)算法進(jìn)行仿真，然后將算法移植到FPGA中實(shí)現(xiàn)。設(shè)計(jì)圖像采集、圖像檢測(cè)和VGA顯示等模塊，完善運(yùn)動(dòng)目標(biāo)檢測(cè)系統(tǒng)。根據(jù)算法和運(yùn)動(dòng)目標(biāo)檢測(cè)系統(tǒng)的特點(diǎn)提出一種基于改進(jìn)的W4算法的快速檢測(cè)方法，該方法以塊為單位進(jìn)行運(yùn)動(dòng)目標(biāo)檢測(cè)，可以有效地提高圖像處理的速度，使系統(tǒng)滿足實(shí)時(shí)性要求。
標(biāo)簽： FPGA 運(yùn)動(dòng)目標(biāo) 檢測(cè)系統(tǒng)
上傳時(shí)間： 2013-07-20
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近年來(lái)，計(jì)算機(jī)圖形學(xué)應(yīng)用越來(lái)越廣泛，尤其是三維(3D)繪圖。3D繪圖使用3D模型和各種影像處理產(chǎn)生具有三維空間真實(shí)感的影像，應(yīng)用于虛擬真實(shí)情況以及多媒體的產(chǎn)品上，且多半是使用低成本的實(shí)時(shí)3D計(jì)算機(jī)繪圖技術(shù)為基礎(chǔ)。在初期3D圖形學(xué)剛起步時(shí)，由于圖形簡(jiǎn)單，因此可以利用CPU來(lái)運(yùn)算，但隨著圖形學(xué)技術(shù)的發(fā)展，所要繪制的圖形越來(lái)越復(fù)雜，這時(shí)如果單純依賴(lài)CPU來(lái)處理，不能達(dá)到實(shí)時(shí)的要求，因此需要專(zhuān)門(mén)的硬件來(lái)加速圖形處理，GPU(圖形處理單元)因此出現(xiàn)了。不過(guò)由于3D圖形加速硬件的復(fù)雜性和短壽命，這極大地提高了對(duì)硬件開(kāi)發(fā)環(huán)境的需要。為了更好的對(duì)設(shè)計(jì)進(jìn)行更改和測(cè)試，不能僅僅用專(zhuān)門(mén)定制的方法來(lái)設(shè)計(jì)，需要其他的方：硬件描述語(yǔ)言(HDL)和FPGA。 隨著計(jì)算機(jī)繪圖規(guī)模的需要，借助輔助硬件資源，來(lái)提高圖形處理單元(GPU)處理速度的需求越來(lái)越普遍。自從15年前現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)開(kāi)始出現(xiàn)以來(lái)，其在可編程硬件領(lǐng)域所起的作用越來(lái)越大。它們?cè)谒俣取Ⅲw積和速度方面都有了很大的提高。這意味著FPGA在以前只能使用專(zhuān)用硬件的場(chǎng)合越來(lái)越重要。其中一個(gè)應(yīng)用領(lǐng)域就是3D圖形渲染，在這個(gè)研究領(lǐng)域里人們正在利用具有可編程性能的FPGA來(lái)幫助改進(jìn)圖形處理單元(GPU)的性能。 能夠在廉價(jià)、可動(dòng)態(tài)重新配置的FPGA上實(shí)現(xiàn)復(fù)雜算法來(lái)輔助硬件設(shè)計(jì)。本文的設(shè)計(jì)就是通過(guò)在FPGA上實(shí)現(xiàn)3維圖形幾何處理管線部分功能來(lái)提高圖形處理速度。具體實(shí)現(xiàn)中使用硬件描述語(yǔ)言(Verilog HDL)進(jìn)行邏輯設(shè)計(jì)，并發(fā)現(xiàn)問(wèn)題解決問(wèn)題。 本文主要特色如下： 1.針對(duì)幾何變換換子系統(tǒng)，提出一種硬件實(shí)現(xiàn)方案，該方案能對(duì)基本的幾何變換如：平移、縮放、旋轉(zhuǎn)和投影進(jìn)行操作。首先構(gòu)造出總體變換矩陣，隨后進(jìn)行矩陣乘法運(yùn)算，再進(jìn)行投影變換，最后輸出變換座標(biāo)。提出一種脈動(dòng)陣列結(jié)構(gòu)，用于兩個(gè)矩陣的乘法運(yùn)算。找到一種快捷的方法來(lái)實(shí)現(xiàn)矩陣相乘，將能大大提高系統(tǒng)的效率。 2.對(duì)于3D圖形裁剪，文中描述了一種裁剪引擎，它能夠處理3D圖形中的裁剪、透視除法以及視口映射的功能。硬件實(shí)現(xiàn)的難度取決于裁剪算法的復(fù)雜程度。我們?cè)赟utherland-Hodgman裁剪算法的基礎(chǔ)上提出一種新的裁剪算法，該算法通過(guò)去除冗余頂點(diǎn)以提高處理速度，同時(shí)利用編碼來(lái)判斷線段可見(jiàn)性的方法使得硬件實(shí)現(xiàn)變得很容易。 3.最后，我們?cè)贔PGA上實(shí)現(xiàn)了幾何變換以及三維裁剪，并與C語(yǔ)言的模擬結(jié)果對(duì)比發(fā)現(xiàn)結(jié)果正確，且三維裁剪能夠以3M個(gè)三角形/s的速度運(yùn)行，滿足了圖形流水中的實(shí)時(shí)性要求。
上傳時(shí)間： 2013-04-24
上傳用戶：yerik
隨著交通工具的迅猛發(fā)展，智能交通系統(tǒng)(Intelligent TransportationSystems，簡(jiǎn)稱(chēng)ITS)在交通管理中受到廣泛的關(guān)注。而在ITS中，車(chē)牌識(shí)別(LicensePlate Recognition，簡(jiǎn)稱(chēng)LPR)是其核心技術(shù)。車(chē)牌識(shí)別系統(tǒng)主要由數(shù)據(jù)采集和車(chē)牌識(shí)別算法兩個(gè)部分組成。由于車(chē)牌清晰程度、攝像機(jī)性能、氣候條件等因素的影響，牌照中的字符可能出現(xiàn)不清楚、扭曲、缺損或污跡干擾，這都給識(shí)別造成一定難度。因此，在復(fù)雜背景中快速準(zhǔn)確地進(jìn)行車(chē)牌定位成為車(chē)牌識(shí)別系統(tǒng)的難點(diǎn)。 本文研究和設(shè)計(jì)了一種集圖象采集，圖象識(shí)別，圖象傳輸?shù)扔谝惑w的實(shí)時(shí)嵌入式系統(tǒng)。該平臺(tái)包括硬件系統(tǒng)設(shè)計(jì)與應(yīng)用程序開(kāi)發(fā)兩個(gè)方面，充分利用TI公司的C6000系列DSP強(qiáng)大的并行運(yùn)算能力、以及FPGA的靈活時(shí)序邏輯控制技術(shù)，從硬件方面實(shí)現(xiàn)系統(tǒng)的高速運(yùn)行。 本文的主要工作有兩部分組成，具體如下： (1) 在硬件設(shè)計(jì)方面：實(shí)現(xiàn)由A/D、電源、FPGA、DSP以及SDRAM和FLASH所組成的車(chē)牌識(shí)別系統(tǒng)；設(shè)計(jì)并完成系統(tǒng)的原理圖和印制板圖；完成電路板調(diào)試，以及完成FPGA．在高速圖像采集中的veriIog應(yīng)用程序開(kāi)發(fā)。 (2) 在軟件開(kāi)發(fā)方面：完成Philips公司的SAA7113H的配置代碼開(kāi)發(fā)，以及DSP底層的部分驅(qū)動(dòng)程序開(kāi)發(fā)。 該系統(tǒng)能夠?qū)崿F(xiàn)25幀每秒的數(shù)字視頻流圖像數(shù)據(jù)的輸出，并由FPGA負(fù)責(zé)完成一幅720×572數(shù)據(jù)量的圖像采集。DSP負(fù)責(zé)系統(tǒng)的嵌入式操作，包括系統(tǒng)的控制和車(chē)牌識(shí)別算法的實(shí)現(xiàn)。 目前，嵌入式車(chē)牌識(shí)別系統(tǒng)硬件平臺(tái)已經(jīng)搭建成功，系統(tǒng)軟件代碼程序也已經(jīng)開(kāi)發(fā)完成。本系統(tǒng)能夠?qū)崿F(xiàn)高速圖像采集、嵌入式操作與車(chē)牌識(shí)別算法、UART數(shù)據(jù)通信等功能，具有速度快、穩(wěn)定性高、體積小、功耗低等特點(diǎn)，為車(chē)牌識(shí)別算法提供一個(gè)較好的驗(yàn)證平臺(tái)。
標(biāo)簽： 車(chē)牌識(shí)別系統(tǒng) 硬件設(shè)計(jì)
上傳時(shí)間： 2013-07-30
上傳用戶：gdgzhym
數(shù)據(jù)采集系統(tǒng)是信號(hào)與信息處理系統(tǒng)中不可缺少的重要組成部分，同時(shí)也是軟件無(wú)線電系統(tǒng)中的核心模塊，在現(xiàn)代雷達(dá)系統(tǒng)以及無(wú)線基站系統(tǒng)中的應(yīng)用越來(lái)越廣泛。為了能夠滿足目前對(duì)軟件無(wú)線電接收機(jī)自適應(yīng)性及靈活性的要求，并充分體現(xiàn)在高性能FPGA平臺(tái)上設(shè)計(jì)SOC系統(tǒng)的思路，本文提出了由高速高精度A/D轉(zhuǎn)換芯片、高性能FPGA、PCI總線接口、DB25并行接口組成的高速數(shù)據(jù)采集系統(tǒng)設(shè)計(jì)方案及實(shí)現(xiàn)方法。其中FPGA作為本系統(tǒng)的控制核心和傳輸橋梁，發(fā)揮了極其重要的作用。通過(guò)FPGA不僅完成了系統(tǒng)中全部數(shù)字電路部分的設(shè)計(jì)，并且使系統(tǒng)具有了較高的可適應(yīng)性、可擴(kuò)展性和可調(diào)試性。 在時(shí)序數(shù)字邏輯設(shè)計(jì)上，充分利用FPGA中豐富的時(shí)序資源，如鎖相環(huán)PLL、觸發(fā)器，緩沖器FIFO、計(jì)數(shù)器等，能夠方便的完成對(duì)系統(tǒng)輸入輸出時(shí)鐘的精確控制以及根據(jù)系統(tǒng)需要對(duì)各處時(shí)序延時(shí)進(jìn)行修正。 在存儲(chǔ)器設(shè)計(jì)上，采用FPGA片內(nèi)存儲(chǔ)器。可根據(jù)系統(tǒng)需要隨時(shí)進(jìn)行設(shè)置，并且能夠方便的完成數(shù)據(jù)格式的合并、拆分以及數(shù)據(jù)傳輸率的調(diào)整。 在傳輸接口設(shè)計(jì)上，采用并行接口和PCI總線接口的兩種數(shù)據(jù)傳輸模式。通過(guò)FPGA中的宏功能模塊和IP資源實(shí)現(xiàn)了對(duì)這兩種接口的邏輯控制，可使系統(tǒng)方便的在兩種傳輸模式下進(jìn)行切換。 在系統(tǒng)工作過(guò)程控制上，通過(guò)VB程序編寫(xiě)了應(yīng)用于PC端的上層控制軟件。并通過(guò)并行接口實(shí)現(xiàn)了PC和FPGA之間的交互，從而能夠方便的在PC機(jī)上完成對(duì)系統(tǒng)工作過(guò)程的控制和工作模式的選擇。 在系統(tǒng)調(diào)試方面，充分利用QuartuslI軟件中自帶的嵌入式邏輯分析儀SignalTaplI，實(shí)時(shí)準(zhǔn)確的驗(yàn)證了在系統(tǒng)整個(gè)傳輸過(guò)程中數(shù)據(jù)的正確性和時(shí)序性，并極大的降低了用常規(guī)儀器觀測(cè)FPGA中眾多待測(cè)引腳的難度。 本文第四章針對(duì)FPGA中各功能模塊的邏輯設(shè)計(jì)進(jìn)行了詳細(xì)分析，并對(duì)每個(gè)模塊都給出了精確的仿真結(jié)果。同時(shí)，文中還在其它章節(jié)詳細(xì)介紹了系統(tǒng)的硬件電路設(shè)計(jì)、并行接口設(shè)計(jì)、PCI接口設(shè)計(jì)、PC端控制軟件設(shè)計(jì)以及用于調(diào)試過(guò)程中的SignalTapⅡ嵌入式邏輯分析儀的使用方法，并且也對(duì)系統(tǒng)的仿真結(jié)果和測(cè)試結(jié)果給出了分析及討論。最后還附上了系統(tǒng)的PCB版圖、FPGA邏輯設(shè)計(jì)圖、實(shí)物圖及注釋詳細(xì)的相關(guān)源程序清單。
標(biāo)簽： FPGA 控制 高速數(shù)據(jù) 采集系統(tǒng)
上傳時(shí)間： 2013-06-09
上傳用戶：lh25584
FPGA 技術(shù)是圖像處理領(lǐng)域的一個(gè)重要的研究課題，近年來(lái)倍受人們的關(guān)注。本文研究了視頻信號(hào)的采集、顯示以及通過(guò)網(wǎng)絡(luò)進(jìn)行傳輸?shù)姆椒ā２⑻岢隽艘惶谆贔PGA 的實(shí)現(xiàn)方案。 系統(tǒng)可以分為采集控制模塊、顯示控制模塊和網(wǎng)絡(luò)傳輸控制模塊3 部分。視頻信號(hào)的采集用到了視頻處理芯片SAA7113，通過(guò)FPGA 對(duì)其初始化，可以得到經(jīng)過(guò)A/D 轉(zhuǎn)換的YUV 格式視頻信號(hào)，利用采集控制模塊可以將這些視頻信號(hào)保存到SRAM 中去。顯示控制模塊讀出SRAM 中的視頻信號(hào)，進(jìn)行YUV 格式到RGB 格式的轉(zhuǎn)換以及幀頻變換等操作，再利用VGA 顯示芯片THS8134 就可以將采集到的視頻信號(hào)在LCD 上顯示出來(lái)。基于IEEE802.3 協(xié)議的網(wǎng)絡(luò)傳輸控制模塊將YUV 格式的視頻信號(hào)進(jìn)行添加報(bào)頭、CRC 校驗(yàn)碼等操作后，將其變成一個(gè)MAC 幀，可以在以太網(wǎng)絡(luò)中傳輸。 設(shè)計(jì)選用硬件描述語(yǔ)言Verilog HDL，在開(kāi)發(fā)工具QuartusII 中完成軟核的綜合、布局布線、匯編，并最終在QuartusII 和Active-HDL 中進(jìn)行時(shí)序仿真驗(yàn)證。 對(duì)設(shè)計(jì)的驗(yàn)證采取的是由里及外的方式，先對(duì)系統(tǒng)主模塊的功能進(jìn)行驗(yàn)證，再模擬外部器件對(duì)設(shè)計(jì)的接口進(jìn)行驗(yàn)證。驗(yàn)證流程是功能仿真、時(shí)序仿真、板級(jí)調(diào)試，最終通過(guò)了系統(tǒng)測(cè)試，驗(yàn)證了該設(shè)計(jì)的功能。
標(biāo)簽： FPGA 視頻采集 傳輸 實(shí)現(xiàn)技術(shù)
上傳時(shí)間： 2013-07-21
上傳用戶：baobao9437
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