現(xiàn)代IC設計中，隨著設計規(guī)模的擴大和復雜度的增長，驗證成為最嚴峻的挑戰(zhàn)之一。在現(xiàn)代ASIC設計中，很難用單一的驗證方法來對復雜芯片進行有效的驗證，為了將設計錯誤減少到可接受的最小量，需要將一系列的驗證方法和工具結合起來。 在64位全定制嵌入式CPU設計過程中，使用了多種驗證技術和方法，并將FPGA驗證作為ASIC驗證的重要補充，加強了設計正確的可靠性。 論文首先介紹了64位CPU的結構，結合選用的Xilinx的Virtex
標簽： FPGA CPU
上傳時間： 2013-04-24
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軟件無線電技術自20世紀90年代提出以后，在許多通信系統(tǒng)中得到了廣泛應用。本文研究了一種軟件無線電數(shù)字通信系統(tǒng)方案的設計，并著重研究了其中中頻處理單元的設計和實現(xiàn)。針對實際應用，本文提出了一個基于FPGA和DSP的軟件無線電中頻/基帶數(shù)字化處理系統(tǒng)的設計方案。該系統(tǒng)的特點是所有的中頻信號處理算法全部由軟件實現(xiàn)，它主要包括高速A/D、超大規(guī)模FPGA芯片、高速DSP芯片和外部存儲器等，其中超大規(guī)模FPGA芯片和高速的DSP芯片是系統(tǒng)的核心。DSP芯片采用的是TI公司的C6416，F(xiàn)PGA芯片采用的是Xilinx公司的XC2V2000FG676，既兼顧速度和靈活性，又具有較強的通用性。 本文根據(jù)“基于FPGA的中頻數(shù)字化處理平臺的建立及若干關鍵算法的實現(xiàn)”研究課題，主要完成了軟件無線電通信系統(tǒng)中頻數(shù)字化若干關鍵算法實現(xiàn)的任務，具體包括通用數(shù)字中頻板的設計、中頻板上FPGA和DSP、D/A的接口設計、各種數(shù)字通信關鍵技術（數(shù)字上/下變頻、調(diào)制解調(diào)、信道編譯碼、交織解交織等）的FPGA實現(xiàn)。本文研究的系統(tǒng)分別在Matlab、ISE、Modelsim、Visual DSP++、chipscope Pro等軟件中進行了仿真和驗證，并已交付使用。結果表明，本文提出的方案正確可行，達到了預定要求。本文的工作對其它軟件無線電系統(tǒng)的實現(xiàn)也具有較大的參考價值。
標簽： FPGA 中頻數(shù)字化 關鍵算法
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本文完成了一種高速高性能數(shù)字脈沖壓縮處理器的設計和FPGA實現(xiàn)，包括系統(tǒng)架構設計、方案論證及仿真、算法實現(xiàn)、結果的測試等。 緒論部分首先闡明了本課題研究的背景和意義，概述了雷達數(shù)字脈沖壓縮系統(tǒng)的主要研究內(nèi)容，關鍵技術及其發(fā)展趨勢，然后介紹了數(shù)字脈沖壓縮系統(tǒng)設計與實現(xiàn)的要求，最后給出了本文的主要研究內(nèi)容。 第二章敘述了線性調(diào)頻信號脈沖壓縮的基本原理，對系統(tǒng)設計的實現(xiàn)方法進行了實時性方面的論證，并基于MATLAB做了仿真分析。 第三章從數(shù)字系統(tǒng)結構化設計方面將本系統(tǒng)劃分為三個部分：輸入部分、脈壓計算部分、輸出部分，并在流程圖中對各部分所要實現(xiàn)的功能做了介紹。 第四章首先總結了數(shù)字脈沖壓縮的實現(xiàn)途徑；提出了基于自定制浮點數(shù)據(jù)格式和分時復用蝶型結構的數(shù)字脈沖壓縮系統(tǒng)設計思想，對其關鍵技術進行了深入的研究。 第五章對輸入輸出模塊的功能做了詳細的描述，設計了具體的結構和電路。 第六章針對系統(tǒng)的測試驗證，提出面向SOC的模塊驗證和系統(tǒng)軟硬協(xié)同驗證的驗證策略。通過Link for Modelsim工具，實現(xiàn)MATAB與Modelsim之間對VHDL代碼的聯(lián)合仿真測試，通過在線邏輯分析工具chipscope，完成系統(tǒng)的片上測試，并分析系統(tǒng)的性能，證明系統(tǒng)的可實用性。滿足設計的要求。 本文研制的數(shù)字脈沖壓縮處理器具有動態(tài)范圍大、處理精度高、處理能力強、體積小、重量輕、實時性好的優(yōu)點，為設計高性能的現(xiàn)代雷達信號處理系統(tǒng)提供了可靠的保證。
標簽： 線性調(diào)頻信號 脈沖壓縮
上傳時間： 2013-07-01
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chipscope Pro具有傳統(tǒng)邏輯分析儀的功能，是針對Xilinx Virtex Pro等系列FPGA的在線片內(nèi)信號分析工具，主要功能是通過JTAG口，實時、在線、方便地觀察到FPGA內(nèi)部的信號，給調(diào)試、故障定位提供極大的方便。chipscope Pro的基本原理是利用FPGA中未使用的BlockRam,根據(jù)用戶設定的觸發(fā)條件將信號實時的保存到這些BlockRam中，然后通過JTAG口傳送到計算機，最后在計算機屏幕上顯示出時序波形。
標簽： chipscop 7.1
上傳時間： 2013-05-22
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隨著數(shù)字電視全國范圍丌播時間表的臨近，數(shù)字電視技術得到很大發(fā)展，數(shù)字電視信號在信源基帶數(shù)據(jù)和信道傳輸?shù)确矫嬉呀?jīng)進一步標準化，數(shù)字電視傳播途徑也越來越廣，在衛(wèi)星、地面及有線電視網(wǎng)中傳輸數(shù)字電視信號得到迅速發(fā)展。借著2008年奧運的東風，數(shù)字電視領域的應用研究方興未艾。 本課題目的是完成有線數(shù)字電視廣播系統(tǒng)的重要設備--調(diào)制器的設計和實現(xiàn)，核心器件選用FPGA芯片。系統(tǒng)硬件實現(xiàn)以國家標準GY/T 170-2001(有線數(shù)字電視廣播信道編碼與調(diào)制規(guī)范)為主要依據(jù)，以Xilinx公司的Virtex系列(Virtex 4，Virtex 5)芯片及相關開發(fā)板(ML402、ML506)為平臺，主要任務是基于相關標準對其實用技術進行研究和開發(fā)。完成了信道編碼和調(diào)制的模塊劃分、Verilog HLD程序的編寫(或IP核的調(diào)用)和仿真以及在板調(diào)試和聯(lián)調(diào)等工作，設計目的是在提高整個系統(tǒng)集成度的前提下實現(xiàn)多頻點調(diào)制。 本文在研究現(xiàn)有數(shù)字電視網(wǎng)絡技術和相關產(chǎn)品的基礎上，以國標GY/T170-2001為主要依據(jù)并參閱了其他的相關標準，提出了多頻點QAM調(diào)制器的實現(xiàn)方案。整個工作包括：模塊劃分，完成了基帶物理接口(輸入)、包頭反轉與隨機化、RS編碼、卷積交織、碼流變換、差分編碼、星座映射、基帶成型(包括Nyquist濾波器、半帶濾波器、CIC濾波器的設計或模塊調(diào)用)、高端DAC的配置(輸出)等模塊的Verilog HLD程序的編寫(或者IP核調(diào)用)和仿真等工作；成功進行了開發(fā)板板級調(diào)試，調(diào)試的過程中充分利用Xilinx公司的開發(fā)板和調(diào)試軟件chipscope，成功設計了驗證方案并進行了模塊驗證；最后進行了各模塊聯(lián)調(diào)工作，設計了系統(tǒng)驗證方案并成功完成對整個系統(tǒng)的驗證工作。 經(jīng)測試表明，該系統(tǒng)主要性能達到國家相關標準GY/T 198-2003(有線數(shù)字電視廣播QAM調(diào)制器技術要求和測量方法)規(guī)定的技術指標，可以進入樣機試生產(chǎn)環(huán)節(jié)。
標簽： 有線數(shù)字電視 廣播系統(tǒng) 信道編碼
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以某高速實時頻譜儀為應用背景，論述了5 Gsps采樣率的高速數(shù)據(jù)采集系統(tǒng)的構成和設計要點，著重分析了采集系統(tǒng)的關鍵部分高速ADC（analog to digital，模數(shù)轉換器）的設計、系統(tǒng)采樣時鐘設計、模數(shù)混合信號完整性設計、電磁兼容性設計和基于總線和接口標準（PCI Express）的數(shù)據(jù)傳輸和處理軟件設計。在實現(xiàn)了系統(tǒng)硬件的基礎上，采用Xilinx公司ISE軟件的在線邏輯分析儀（chipscope Pro）測試了ADC和采樣時鐘的性能，實測表明整體指標達到設計要求。給出上位機對采集數(shù)據(jù)進行處理的結果，表明系統(tǒng)實現(xiàn)了數(shù)據(jù)的實時采集存儲功能。
標簽： Gsps 高速數(shù)據(jù) 采集系統(tǒng)
上傳時間： 2014-11-26
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chipscope的簡明教程
標簽： chipscope 簡明教程
上傳時間： 2013-10-13
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上傳時間： 2013-11-08
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采用Xilinx 公司Virtex- II Pro 系列FPGA 內(nèi)嵌得SERDES 模塊———RocketIO 作為高速串行協(xié)議的物理層, 利用其8B/10B的編解碼和串化、解串功能, 實現(xiàn)了兩板間基于數(shù)據(jù)幀的簡單高速串行傳輸, 并在ISE 環(huán)境中對整個協(xié)議進行了仿真, 當系統(tǒng)頻率為100MHz, 串行速率在2Gbps 時, 在驗證板上用chipscope 抓取的數(shù)據(jù)表明能夠實現(xiàn)兩板間數(shù)據(jù)的高速無誤串行傳輸。關鍵詞: RocketIO;高速串行傳輸;SERDES;協(xié)議
標簽： RocketIO 高速串行 協(xié)議設計
上傳時間： 2013-10-21
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上傳時間： 2013-11-21
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