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dDS

dDS信號(hào)發(fā)生器采用直接數(shù)字頻率合成(DirectDigitalSynthesis，簡(jiǎn)稱dDS)技術(shù)，把信號(hào)發(fā)生器的頻率穩(wěn)定度、準(zhǔn)確度提高到與基準(zhǔn)頻率相同的水平，并且可以在很寬的頻率范圍內(nèi)進(jìn)行精細(xì)的頻率調(diào)節(jié)。采用這種方法設(shè)計(jì)的信號(hào)源可工作于調(diào)制狀態(tài)，可對(duì)輸出電平進(jìn)行調(diào)節(jié)，也可輸出各種波形。

2006altera大賽－基于軟核Nios的寬譜正弦信號(hào)發(fā)生器設(shè)計(jì)：摘要：本設(shè)計(jì)運(yùn)用了基于 Nios II 嵌入式處理器的 SOPC 技術(shù)。系統(tǒng)以 ALTERA公司的 Cyclone 系列 FPGA

2006altera大賽－基于軟核Nios的寬譜正弦信號(hào)發(fā)生器設(shè)計(jì)：摘要：本設(shè)計(jì)運(yùn)用了基于 Nios II 嵌入式處理器的 SOPC 技術(shù)。系統(tǒng)以 ALTERA公司的 Cyclone 系列 FPGA 為數(shù)字平臺(tái)，將微處理器、總線、數(shù)字頻率合成器、存儲(chǔ)器和 I/O 接口等硬件設(shè)備集中在一片 FPGA 上，利用直接數(shù)字頻率合成技術(shù)、數(shù)字調(diào)制技術(shù)實(shí)現(xiàn)所要求波形的產(chǎn)生，用 FPGA 中的 ROM 儲(chǔ)存 dDS 所需的波形表，充分利用片上資源，提高了系統(tǒng)的精確度、穩(wěn)定性和抗干擾性能。使用新的數(shù)字信號(hào)處理（DSP）技術(shù)，通過(guò)在 Nios 中軟件編程解決不同的調(diào)制方式的實(shí)現(xiàn)和選擇。系統(tǒng)頻率實(shí)現(xiàn) 1Hz～20MHz 可調(diào)，步進(jìn)達(dá)到了1Hz；完成了調(diào)幅、調(diào)頻、二進(jìn)制 PSK、二進(jìn)制 ASK、二進(jìn)制 FSK 調(diào)制和掃頻輸出的功能。

標(biāo)簽： Nios Cyclone altera ALTERA

上傳時(shí)間： 2015-09-02

上傳用戶：coeus
51單片機(jī)控制FPGA

51單片機(jī)控制FPGA，通過(guò)dDS方式合成波形的發(fā)生器控制程序

標(biāo)簽： FPGA 51單片機(jī) 控制

上傳時(shí)間： 2014-01-05

上傳用戶：semi1981
此射頻合成信號(hào)源的設(shè)計(jì)

此射頻合成信號(hào)源的設(shè)計(jì)，基于dDS芯片AD9954 和CPLD，此設(shè)計(jì)論文對(duì)設(shè)計(jì)方案有詳細(xì)介紹

標(biāo)簽： 射頻合成信號(hào)源

上傳時(shí)間： 2014-05-24

上傳用戶：semi1981
sin數(shù)據(jù)生成

sin數(shù)據(jù)生成，可以生成dDS的ROM文件

標(biāo)簽： sin 數(shù)據(jù)

上傳時(shí)間： 2013-12-13

上傳用戶：gaome
鑒于傳統(tǒng)波形發(fā)生器的不足

鑒于傳統(tǒng)波形發(fā)生器的不足，采用數(shù)字合成技術(shù)構(gòu)成任意波形發(fā)生器，此波形發(fā)生器可以產(chǎn)生任意波形的周期信號(hào)，能靈活控制信號(hào)的頻率幅值，相位，并在很寬的范圍內(nèi)快速切換頻率，具有高分辨輸出，運(yùn)用dDS技術(shù)構(gòu)建頻率信號(hào)源，可獲得連續(xù)精確調(diào)整的信號(hào)頻率，幅值相位控制方便，存儲(chǔ)容量大；AWG占微機(jī)系統(tǒng)資源少，通用性好，具有較強(qiáng)的移植性和很高的性能價(jià)格比。研究的內(nèi)容是利用數(shù)字頻率合成技術(shù)構(gòu)成任意波形發(fā)生器，且通過(guò)RS232串行接口傳到PC，供PC機(jī)管理。

標(biāo)簽： 波形發(fā)生器

上傳時(shí)間： 2013-12-29

上傳用戶：lo25643
本系統(tǒng)參照片上系統(tǒng)的設(shè)計(jì)架構(gòu)、采用FPGA與SPCE061A相結(jié)合的方法

本系統(tǒng)參照片上系統(tǒng)的設(shè)計(jì)架構(gòu)、采用FPGA與SPCE061A相結(jié)合的方法，以SPCE061A單片機(jī)為進(jìn)程控制和任務(wù)調(diào)度核心；FPGA做為外圍擴(kuò)展，內(nèi)部自建系統(tǒng)總線，地址譯碼采用全譯碼方式。FPGA內(nèi)部建有dDS控制器，單片機(jī)通過(guò)系統(tǒng)總線向規(guī)定的存儲(chǔ)單元中送入正弦表；然后dDS控制器以設(shè)定的頻率，自動(dòng)循環(huán)掃描，生成高精度，高穩(wěn)定的5Hz基準(zhǔn)測(cè)量信號(hào)。

標(biāo)簽： FPGA 061A SPCE 061

上傳時(shí)間： 2014-01-12

上傳用戶：xinyuzhiqiwuwu
以SPCE061A單片機(jī)為核心

以SPCE061A單片機(jī)為核心，通過(guò)dDS合成技術(shù)設(shè)計(jì)制作了一個(gè)步進(jìn)值能任意調(diào)節(jié)的多功能信號(hào)源。該信號(hào)源在1KHz～10MHz范圍能輸出穩(wěn)定可調(diào)的正弦波，并具有AM、FM、ASK和PSK等調(diào)制功能。信號(hào)輸出部分采用低損耗電流反饋型寬帶運(yùn)放作電壓放大，很好地解決了帶寬和帶負(fù)載能力的要求。系統(tǒng)帶中文顯示和鍵盤(pán)控制功能，操作簡(jiǎn)便，實(shí)現(xiàn)效果良好。

標(biāo)簽： SPCE 061A 061 單片機(jī)

上傳時(shí)間： 2014-01-17

上傳用戶：趙云興
我的查表算法思路是這樣的： 1、構(gòu)造N個(gè)二維數(shù)組（N＝你需要輸入的最大頻率值位數(shù)

我的查表算法思路是這樣的： 1、構(gòu)造N個(gè)二維數(shù)組（N＝你需要輸入的最大頻率值位數(shù)，例如你需要精確到10HZ，最高30MHZ，那么就有10M位、1M位、100K位、10K位、1K位、100HZ位、10HZ位，共7位，所以N=7）。 2、根據(jù)你所用的芯片型號(hào)，和晶振頻率，計(jì)算出每個(gè)頻率位0-9時(shí)的控制字。 3、使用時(shí)，把你頻率的每一位控制字，查表讀出，并相加（特別需要注意進(jìn)位也需要處理）。 4、把加出的4字節(jié)控制字，送dDS。

標(biāo)簽： 算法二維數(shù)組最大頻率

上傳時(shí)間： 2015-12-21

上傳用戶：zjf3110
將正弦波分割

將正弦波分割，數(shù)字化處理，即dDS技術(shù)，為verilog做準(zhǔn)備

標(biāo)簽： 正弦波分割

上傳時(shí)間： 2015-12-25

上傳用戶：lizhen9880
幾個(gè)用dspbuilder做的例子

幾個(gè)用dspbuilder做的例子，其中有dDS系統(tǒng)

標(biāo)簽： dspbuilder

上傳時(shí)間： 2016-01-18

上傳用戶：l254587896

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