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dRAM

動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器（DynamicRandomAccessMemory，dRAM）是一種半導(dǎo)體存儲(chǔ)器，主要的作用原理是利用電容內(nèi)存儲(chǔ)電荷的多寡來代表一個(gè)二進(jìn)制比特（bit）是1還是0。由于在現(xiàn)實(shí)中晶體管會(huì)有漏電電流的現(xiàn)象，導(dǎo)致電容上所存儲(chǔ)的電荷數(shù)量并不足以正確的判別數(shù)據(jù)，而導(dǎo)致數(shù)據(jù)毀損。因此對(duì)于dRAM來說，周期性地充電是一個(gè)無可避免的要件。由于這種需要定時(shí)刷新的特性，因此被稱為“動(dòng)態(tài)”存儲(chǔ)器。相對(duì)來說，靜態(tài)存儲(chǔ)器（SRAM）只要存入數(shù)據(jù)后，縱使不刷新也不會(huì)丟失記憶。

把flash的代碼搬移到dRAM的0xc

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標(biāo)簽： flash dRAM 0xc 代碼

上傳時(shí)間： 2014-01-02

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程序主要作用是通過串口下載VxWorks到ARM Flash ROM,主要過程是初始化ARM硬件,初始化串口UART1,從串口接收VxWorks image到dRAM,初始化Flash ROM.最后將

程序主要作用是通過串口下載VxWorks到ARM Flash ROM,主要過程是初始化ARM硬件,初始化串口UART1,從串口接收VxWorks image到dRAM,初始化Flash ROM.最后將dRAM中的VxWorks寫入Flash ROM. ARM 串口與PC機(jī)串口連接,由PC機(jī)下載(download)VxWorks 到主板Flash ROM. 該程序?qū)W(xué)習(xí)和理解ARM編程很有幫助.為了便于理解,這里我全部采用實(shí)際地址,不用宏定義. 程序語言為 ARM 匯編,具體過程參考ARM編程,具體寄存器接口定義參見ARM硬件手冊(cè)

標(biāo)簽： VxWorks Flash ARM ROM

上傳時(shí)間： 2017-01-08

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FPGAcpld結(jié)構(gòu)分析 pga的EDA設(shè)計(jì)方法 fpga中的微程序設(shè)計(jì) 復(fù)雜可編程邏輯器件cpld專題講座(Ⅴ)──cpld的應(yīng)用和實(shí)現(xiàn)數(shù)字邏一種使用fpga設(shè)計(jì)的dRAM控制器用cpld器件實(shí)

FPGAcpld結(jié)構(gòu)分析 pga的EDA設(shè)計(jì)方法 fpga中的微程序設(shè)計(jì) 復(fù)雜可編程邏輯器件cpld專題講座(Ⅴ)──cpld的應(yīng)用和實(shí)現(xiàn)數(shù)字邏一種使用fpga設(shè)計(jì)的dRAM控制器用cpld器件實(shí)現(xiàn)24位同步計(jì)數(shù)器的設(shè)計(jì)

標(biāo)簽： cpld fpga FPGAcpld dRAM

上傳時(shí)間： 2017-07-20

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基于FPGA的SdRAM控制器設(shè)計(jì)及應(yīng)用.rar

在國(guó)家重大科學(xué)工程HIRFL-CSR的CSR控制系統(tǒng)中，需要高速數(shù)據(jù)獲取和處理系統(tǒng)。該系統(tǒng)通常采用存儲(chǔ)器作為數(shù)據(jù)緩沖存儲(chǔ)。同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器SdRAM憑借其集成度高、功耗低、可靠性高、處理能力強(qiáng)等優(yōu)勢(shì)成為最佳選擇。但是SdRAM卻具有復(fù)雜的時(shí)序，為了降低成本，所以采用目前很為流行的EDA技術(shù)，選擇可編程邏輯器件中廣泛使用的現(xiàn)場(chǎng)可編程門陣列FPGA，使用硬件描述語言VHDL，遵循先進(jìn)的自頂向下的設(shè)計(jì)思想實(shí)現(xiàn)對(duì)SdRAM控制器的設(shè)計(jì)。論文引言部分簡(jiǎn)單介紹了CSR控制系統(tǒng)，指出論文的課題來源與實(shí)際意義。第二章首先介紹了存儲(chǔ)器的概況與性能指標(biāo)，其次較為詳細(xì)介紹了動(dòng)態(tài)存儲(chǔ)器dRAM的基本時(shí)序，最后對(duì)同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器SdRAM進(jìn)行詳盡論述，包括性能、特點(diǎn)、結(jié)構(gòu)以及最為重要的一些操作和時(shí)序。第三、四章分別論述本課題的SdRAM控制器硬件與軟件設(shè)計(jì)，重點(diǎn)介紹了具體芯片與FPGA設(shè)計(jì)技術(shù)。第五章為該SdRAM控制器在CsR控制系統(tǒng)中的一個(gè)經(jīng)典應(yīng)用，即同步事例處理器。最后對(duì)FPGA技術(shù)進(jìn)行總結(jié)與展望。本論文完整論述了控制器的設(shè)計(jì)原理和具體實(shí)現(xiàn)。從測(cè)試的結(jié)果來看，本控制器無論從結(jié)構(gòu)上，還是軟硬件上設(shè)計(jì)均滿足了工程實(shí)際要求。

標(biāo)簽： SdRAM FPGA 制器設(shè)計(jì)

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基于FPGA的SdRAM控制器設(shè)計(jì)及應(yīng)用

在國(guó)家重大科學(xué)工程HIRFL-CSR的CSR控制系統(tǒng)中，需要高速數(shù)據(jù)獲取和處理系統(tǒng)。該系統(tǒng)通常采用存儲(chǔ)器作為數(shù)據(jù)緩沖存儲(chǔ)。同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器SdRAM憑借其集成度高、功耗低、可靠性高、處理能力強(qiáng)等優(yōu)勢(shì)成為最佳選擇。但是SdRAM卻具有復(fù)雜的時(shí)序，為了降低成本，所以采用目前很為流行的EDA技術(shù)，選擇可編程邏輯器件中廣泛使用的現(xiàn)場(chǎng)可編程門陣列FPGA，使用硬件描述語言VHDL，遵循先進(jìn)的自頂向下的設(shè)計(jì)思想實(shí)現(xiàn)對(duì)SdRAM控制器的設(shè)計(jì)。論文引言部分簡(jiǎn)單介紹了CSR控制系統(tǒng)，指出論文的課題來源與實(shí)際意義。第二章首先介紹了存儲(chǔ)器的概況與性能指標(biāo)，其次較為詳細(xì)介紹了動(dòng)態(tài)存儲(chǔ)器dRAM的基本時(shí)序，最后對(duì)同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器SdRAM進(jìn)行詳盡論述，包括性能、特點(diǎn)、結(jié)構(gòu)以及最為重要的一些操作和時(shí)序。第三、四章分別論述本課題的SdRAM控制器硬件與軟件設(shè)計(jì)，重點(diǎn)介紹了具體芯片與FPGA設(shè)計(jì)技術(shù)。第五章為該SdRAM控制器在CsR控制系統(tǒng)中的一個(gè)經(jīng)典應(yīng)用，即同步事例處理器。最后對(duì)FPGA技術(shù)進(jìn)行總結(jié)與展望。本論文完整論述了控制器的設(shè)計(jì)原理和具體實(shí)現(xiàn)。從測(cè)試的結(jié)果來看，本控制器無論從結(jié)構(gòu)上，還是軟硬件上設(shè)計(jì)均滿足了工程實(shí)際要求。

標(biāo)簽： SdRAM FPGA 制器設(shè)計(jì)

上傳時(shí)間： 2013-07-11

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DDR2SdRAM存儲(chǔ)器接口設(shè)計(jì)

內(nèi)部存儲(chǔ)器負(fù)責(zé)計(jì)算機(jī)系統(tǒng)內(nèi)部數(shù)據(jù)的中轉(zhuǎn)、存儲(chǔ)與讀取，作為計(jì)算機(jī)系統(tǒng)中必不可少的三大件之一，它對(duì)計(jì)算機(jī)系統(tǒng)性能至關(guān)重要。內(nèi)存可以說是CPU處理數(shù)據(jù)的“大倉(cāng)庫”，所有經(jīng)過CPU處理的指令和數(shù)據(jù)都要經(jīng)過內(nèi)存?zhèn)鬟f到電腦其他配件上，因此內(nèi)存性能的好壞，直接影響到系統(tǒng)的穩(wěn)定性和運(yùn)行性能。在當(dāng)今的電子系統(tǒng)設(shè)計(jì)中，內(nèi)存被使用得越來越多，并且對(duì)內(nèi)存的要求越來越高。既要求內(nèi)存讀寫速度盡可能的快、容量盡可能的大，同時(shí)由于競(jìng)爭(zhēng)的加劇以及利潤(rùn)率的下降，人們希望在保持、甚至提高系統(tǒng)性能的同時(shí)也能降低內(nèi)存產(chǎn)品的成本。面對(duì)這種趨勢(shì)，設(shè)計(jì)和實(shí)現(xiàn)大容量高速讀寫的內(nèi)存顯得尤為重要。因此，近年來內(nèi)存產(chǎn)品正經(jīng)歷著從小容量到大容量、從低速到高速的不斷變化，從技術(shù)上也就有了從dRAM到SdRAM，再到DDR SdRAM及DDR2 SdRAM等的不斷演進(jìn)。和普通SdRAM的接口設(shè)計(jì)相比，DDR2 SdRAM存儲(chǔ)器在獲得大容量和高速率的同時(shí)，對(duì)存儲(chǔ)器的接口設(shè)計(jì)也提出了更高的要求，其接口設(shè)計(jì)復(fù)雜度也大幅增加。一方面，由于I/O塊中的資源是有限的，數(shù)據(jù)多路分解和時(shí)鐘轉(zhuǎn)換邏輯必須在FPGA核心邏輯中實(shí)現(xiàn)，設(shè)計(jì)者可能不得不對(duì)接口邏輯進(jìn)行手工布線以確保臨界時(shí)序。而另一方面，不得不處理好與DDR2接口有關(guān)的時(shí)序問題（包括溫度和電壓補(bǔ)償）。要正確的實(shí)現(xiàn)DDR2接口需要非常細(xì)致的工作，并在提供設(shè)計(jì)靈活性的同時(shí)確保系統(tǒng)性能和可靠性。本文對(duì)通過Xilinx的Spartan3 FPGA實(shí)現(xiàn)DDR2內(nèi)存接口的設(shè)計(jì)與實(shí)現(xiàn)進(jìn)行了詳細(xì)闡述。通過Xilinx FPGA提供了I/O模塊和邏輯資源，從而使接口設(shè)計(jì)變得更簡(jiǎn)單、更可靠。本設(shè)計(jì)中對(duì)I/O模塊及其他邏輯在RTL代碼中進(jìn)行了配置、嚴(yán)整、執(zhí)行，并正確連接到FPGA上，經(jīng)過仔細(xì)仿真，然后在硬件中驗(yàn)證，以確保存儲(chǔ)器接口系統(tǒng)的可靠性。

標(biāo)簽： DDR2SdRAM 存儲(chǔ)器接口設(shè)計(jì)

上傳時(shí)間： 2013-06-08

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FPGAcpld結(jié)構(gòu)分析 fpga的EDA設(shè)計(jì)方法

FPGAcpld結(jié)構(gòu)分析 pga的EDA設(shè)計(jì)方法 fpga中的微程序設(shè)計(jì) 復(fù)雜可編程邏輯器件cpld專題講座(Ⅴ)──cpld的應(yīng)用和實(shí)現(xiàn)數(shù)字邏一種使用fpga設(shè)計(jì)的dRAM控制器用cpld器件實(shí)現(xiàn)24位同步計(jì)數(shù)器的設(shè)計(jì)

標(biāo)簽： FPGAcpld fpga EDA 結(jié)構(gòu)分析

上傳時(shí)間： 2013-08-10

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Hyperlynx仿真應(yīng)用:阻抗匹配

Hyperlynx仿真應(yīng)用:阻抗匹配.下面以一個(gè)電路設(shè)計(jì)為例，簡(jiǎn)單介紹一下PCB仿真軟件在設(shè)計(jì)中的使用。下面是一個(gè)DSP硬件電路部分元件位置關(guān)系(原理圖和PCB使用PROTEL99SE設(shè)計(jì))，其中dRAM作為DSP的擴(kuò)展Memory(64位寬度，低8bit還經(jīng)過3245接到FLASH和其它芯片)，dRAM時(shí)鐘頻率133M。因?yàn)轭l率較高，設(shè)計(jì)過程中我們需要考慮dRAM的數(shù)據(jù)、地址和控制線是否需加串阻。下面，我們以數(shù)據(jù)線D0仿真為例看是否需要加串阻。模型建立首先需要在元件公司網(wǎng)站下載各器件IBIS模型。然后打開Hyperlynx,新建LineSim File(線路仿真—主要用于PCB前仿真驗(yàn)證)新建好的線路仿真文件里可以看到一些虛線勾出的傳輸線、芯片腳、始端串阻和上下拉終端匹配電阻等。下面，我們開始導(dǎo)入主芯片DSP的數(shù)據(jù)線D0腳模型。左鍵點(diǎn)芯片管腳處的標(biāo)志，出現(xiàn)未知管腳，然后再按下圖的紅線所示線路選取芯片IBIS模型中的對(duì)應(yīng)管腳。 3http://bbs.elecfans.com/ 電子技術(shù)論壇 http://www.elecfans.com 電子發(fā)燒友點(diǎn)OK后退到“ASSIGN Models”界面。選管腳為“Output”類型。這樣，一樣管腳的配置就完成了。同樣將dRAM的數(shù)據(jù)線對(duì)應(yīng)管腳和3245的對(duì)應(yīng)管腳IBIS模型加上(DSP輸出，3245高阻，dRAM輸入)。下面我們開始建立傳輸線模型。左鍵點(diǎn)DSP芯片腳相連的傳輸線，增添傳輸線，然后右鍵編輯屬性。因?yàn)槲覀兪褂盟膶影澹诒韺幼呔€，所以要選用“Microstrip”，然后點(diǎn)“Value”進(jìn)行屬性編輯。這里，我們要編輯一些PCB的屬性，布線長(zhǎng)度、寬度和層間距等，屬性編輯界面如下：再將其它傳輸線也添加上。這就是沒有加阻抗匹配的仿真模型(PCB最遠(yuǎn)直線間距1.4inch，對(duì)線長(zhǎng)為1.7inch)。現(xiàn)在模型就建立好了。仿真及分析下面我們就要為各點(diǎn)加示波器探頭了，按照下圖紅線所示路徑為各測(cè)試點(diǎn)增加探頭：為發(fā)現(xiàn)更多的信息，我們使用眼圖觀察。因?yàn)闀r(shí)鐘是133M，數(shù)據(jù)單沿采樣，數(shù)據(jù)翻轉(zhuǎn)最高頻率為66.7M，對(duì)應(yīng)位寬為7.58ns。所以設(shè)置參數(shù)如下：之后按照芯片手冊(cè)制作眼圖模板。因?yàn)槲覀冏铌P(guān)心的是接收端(dRAM)信號(hào)，所以模板也按照dRAM芯片HY57V283220手冊(cè)的輸入需求設(shè)計(jì)。芯片手冊(cè)中要求輸入高電平VIH高于2.0V，輸入低電平VIL低于0.8V。dRAM芯片的一個(gè)NOTE里指出，芯片可以承受最高5.6V，最低-2.0V信號(hào)(不長(zhǎng)于3ns)：按下邊紅線路徑配置眼圖模板：低8位數(shù)據(jù)線沒有串阻可以滿足設(shè)計(jì)要求，而其他的56位都是一對(duì)一，經(jīng)過仿真沒有串阻也能通過。于是數(shù)據(jù)線不加串阻可以滿足設(shè)計(jì)要求，但有一點(diǎn)需注意，就是寫數(shù)據(jù)時(shí)因?yàn)榇嬖诨貨_，dRAM接收高電平在位中間會(huì)回沖到2V。因此會(huì)導(dǎo)致電平判決裕量較小，抗干擾能力差一些，如果調(diào)試過程中發(fā)現(xiàn)寫RAM會(huì)出錯(cuò)，還需要改版加串阻。

標(biāo)簽： Hyperlynx 仿真阻抗匹配

上傳時(shí)間： 2013-11-05

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DMA技術(shù) -ppt

數(shù)據(jù)傳送的控制數(shù)據(jù)傳送涉及的3個(gè)問題1）數(shù)據(jù)的來源；2）數(shù)據(jù)的去處；3）數(shù)據(jù)本身以及如何控制數(shù)據(jù)的傳送。 DMA方式控制的數(shù)據(jù)傳送 DMA傳送方式通常用來高速傳送大批量的數(shù)據(jù)塊。如：  硬盤和軟盤I/O； 快速通信通道I/O； 多處理機(jī)和多程序數(shù)據(jù)塊傳送； 在圖像處理中，對(duì)CRT屏幕送數(shù)據(jù)； 快速數(shù)據(jù)采集； dRAM的刷新操作。 DMA傳送包括：（1）存儲(chǔ)單元傳送：存儲(chǔ)器→存儲(chǔ)器。（2）DMA讀傳送：存儲(chǔ)器→I/O設(shè)備。（3）DMA寫傳送：I/O設(shè)備→存儲(chǔ)器。4.1.2 DMA傳送的工作過程 1）I/O設(shè)備向DMAC發(fā)出DMA請(qǐng)求；2） DMAC向CPU發(fā)出總線請(qǐng)求；3）CPU在執(zhí)行完當(dāng)前指令的當(dāng)前的總線周期后，向DMAC發(fā)出總線響應(yīng)信號(hào)；4）CPU脫離對(duì)系統(tǒng)總線的控制，由DMAC接管對(duì)系統(tǒng)總線的控制；為什么DMA傳送方式能實(shí)現(xiàn)高速傳送？DMA傳送的過程是什么樣的？畫出流程。DMA有哪些操作方式？各有什么特點(diǎn)。簡(jiǎn)述DMA控制器的兩個(gè)工作狀態(tài)的特點(diǎn)。試設(shè)計(jì)一種在8088大模式下與8237連接的基本電路圖。并說明你的設(shè)計(jì)中8237各個(gè)端口的實(shí)際地址。DMA控制器的時(shí)序包括哪幾個(gè)狀態(tài)周期？試畫出正常讀傳輸?shù)臅r(shí)序。DMAC的內(nèi)部地址寄存器是16位的，如何擴(kuò)展地址來訪問16MB的地址空間？

標(biāo)簽： DMA

上傳時(shí)間： 2013-11-18

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存儲(chǔ)器技術(shù).doc

存儲(chǔ)器技術(shù).doc 計(jì)算機(jī)的主存儲(chǔ)器（Main Memory），又稱為內(nèi)部存儲(chǔ)器，簡(jiǎn)稱為內(nèi)存。內(nèi)存實(shí)質(zhì)上是一組或多組具備數(shù)據(jù)輸入輸出和數(shù)據(jù)存儲(chǔ)功能的集成電路。內(nèi)存的主要作用是用來存放計(jì)算機(jī)系統(tǒng)執(zhí)行時(shí)所需要的數(shù)據(jù)，存放各種輸入、輸出數(shù)據(jù)和中間計(jì)算結(jié)果，以及與外部存儲(chǔ)器交換信息時(shí)作為緩沖用。由于CPU只能直接處理內(nèi)存中的數(shù)據(jù)　，所以內(nèi)存是計(jì)算機(jī)系統(tǒng)中不可缺少的部件。內(nèi)存的品質(zhì)直接關(guān)系到計(jì)算機(jī)系統(tǒng)的速度、穩(wěn)定性和兼容性。 4.1 存儲(chǔ)器類型計(jì)算機(jī)內(nèi)部存儲(chǔ)器有兩種類型，一種稱為只讀存儲(chǔ)器ROM（Read Only Memiry），另一種稱為隨機(jī)存儲(chǔ)器RAM（Random Access Memiry）。 4.1.1　只讀存儲(chǔ)器只讀存儲(chǔ)器ROM主要用于存放計(jì)算機(jī)固化的控制程序，如主板的BIOS程序、顯卡BIOS控制程序、硬盤控制程序等。ROM的典型特點(diǎn)是：一旦將數(shù)據(jù)寫入ROM中后，即使在斷電的情況下也能夠永久的保存數(shù)據(jù)。從使用上講，一般用戶能從ROM中讀取數(shù)據(jù)，而不能改寫其中的數(shù)據(jù)。但現(xiàn)在為了做一日和尚撞一天鐘于軟件或硬件程序升級(jí)，普通用戶使用所謂的閃存（Flash Memiry）也可以有條件地改變ROM中的數(shù)據(jù)。有關(guān)只讀存儲(chǔ)器ROM的內(nèi)容將在第11章中介紹，本章主要介紹隨機(jī)存儲(chǔ)器。4.1.2　隨機(jī)存取存儲(chǔ)器隨機(jī)存取存儲(chǔ)器RAM的最大特點(diǎn)是計(jì)算機(jī)可以隨時(shí)改變RAM中的數(shù)據(jù)，并且一旦斷電，TAM中數(shù)據(jù)就會(huì)立即丟失，也就是說，RAM中的數(shù)據(jù)在斷電后是不能保留的。從用于制造隨機(jī)存取存儲(chǔ)器的材料上看，RAM又可分為靜態(tài)隨機(jī)存儲(chǔ)器SRAM（Static RAM）和動(dòng)態(tài)隨機(jī)存儲(chǔ)器dRAM（Dymamic RAM）兩種。1. 動(dòng)態(tài)隨機(jī)存儲(chǔ)器在dRAM中數(shù)據(jù)是以電荷的形式存儲(chǔ)在電容上的，充電后電容上的電壓被認(rèn)為是邏輯上的“1”，而放電后的電容上的電壓被認(rèn)為是邏輯上的“0”認(rèn)。為了減少存儲(chǔ)器的引腳數(shù)，就反存儲(chǔ)器芯片的每個(gè)基本單元按行、列矩陣形式連接起來，使每個(gè)存儲(chǔ)單元位于行、列的交叉點(diǎn)。這樣每個(gè)存儲(chǔ)單元的地址做一日和尚撞一天鐘可以用位數(shù)較少的行地址和列地址兩個(gè)部分表示，在對(duì)每個(gè)單元進(jìn)行讀寫操作時(shí)，就可以采用分行、列尋址方式寫入或讀出相應(yīng)的數(shù)據(jù)，如圖4－1所示。　　由于電容充電后，電容會(huì)緩慢放電，電容　上的電荷會(huì)逐漸

標(biāo)簽： 存儲(chǔ)器

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dRAM

把flash的代碼搬移到dRAM的0xc

程序主要作用是通過串口下載VxWorks到ARM Flash ROM,主要過程是初始化ARM硬件,初始化串口UART1,從串口接收VxWorks image到dRAM,初始化Flash ROM.最后將

FPGAcpld結(jié)構(gòu)分析 pga的EDA設(shè)計(jì)方法 fpga中的微程序設(shè)計(jì) 復(fù)雜可編程邏輯器件cpld專題講座(Ⅴ)──cpld的應(yīng)用和實(shí)現(xiàn)數(shù)字邏一種使用fpga設(shè)計(jì)的dRAM控制器用cpld器件實(shí)

基于FPGA的SdRAM控制器設(shè)計(jì)及應(yīng)用.rar

基于FPGA的SdRAM控制器設(shè)計(jì)及應(yīng)用

DDR2SdRAM存儲(chǔ)器接口設(shè)計(jì)

FPGAcpld結(jié)構(gòu)分析 fpga的EDA設(shè)計(jì)方法

Hyperlynx仿真應(yīng)用:阻抗匹配

DMA技術(shù) -ppt

存儲(chǔ)器技術(shù).doc