本文介紹了AT89S51單片機和DS12887時鐘芯片構成的新型打鈴器的研制過程，詳細介紹了單片機的硬件電路設計和軟件編程方法，具有很高的科研和商業價值
標簽： 89S S51 AT 89
上傳時間： 2013-06-17
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可編程控制器PLC以抗擾性強、可靠性高和編程靈活等特點在工業上得到廣泛應用，為了優化PLC系統設計，介紹一種基于MCS．51單片機的PLC仿真器，并給出了硬、軟件設計與實現方法。編程設計主要包括監控主
標簽： MCS PLC 51單片機 仿真器
上傳時間： 2013-07-07
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EDA卷積碼編解碼器實現技術針對某擴頻通信系統數據糾錯編碼的需要, 構造并分析了(2 , 1 , 6) 卷積碼編解碼器的基本工作原理, 提出了基于MAX +
標簽： EDA 卷積碼 編解碼器 實現技術
上傳時間： 2013-07-18
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MSP430USB仿真器制作資料+430JTAG簡版仿真器+利爾達- 輕松制作MSP430 JTAG Adapter+制作的單面板的MSP430JTAG仿真器 幾套430JTAG制作方案，做不好你找我........
標簽： MSP 430 仿真器 制作資料
上傳時間： 2013-07-26
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本文分析了目前軟PLC 編輯器中功能塊編程的不足，提出了使用面向對象的概念來設計功能塊圖的方法。通過研究軟PLC 開發系統和編譯系統的模型，詳細討論了PLC 梯形圖中圖元的設計方法，并基于此方
標簽： PLC 軟 程序 功能塊
上傳時間： 2013-06-21
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光伏并網逆變器是將太陽能電池所輸出的直流電轉換成符合公共電網要求的交流電并送入電網的設備。按照不同的標準光伏并網逆變器的拓撲結構分為很多種，本文介紹了一種工頻隔離型光伏并網逆變器
標簽： 太陽能電池 光伏并網 逆變器
上傳時間： 2013-08-02
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Reed-Solomon碼(簡稱RS碼)是一種具有很強糾正突發和隨機錯誤能力的信道編碼方式，在深空通信、移動通信、磁盤陣列以及數字視頻廣播(DVB)等系統中具有廣泛的應用。 本文簡要介紹了有限域基本運算的算法和常用的RS編碼算法，分析了改進后的Euclid算法和改進后的BM算法，針對改進后的BM算法提出了一種流水線結構的譯碼器實現方案并改進了該算法的實現結構，在譯碼器復雜度和譯碼延時上作了折衷，降低了譯碼器的復雜度并提高了譯碼器的最高工作頻率。在Xilinx公司的Virtex-Ⅱ系列FPGA上設計實現了RS(255,239)編譯碼器，證明了該方案的可行性。
標簽： FPGA RS編譯碼
上傳時間： 2013-06-11
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本課題首先研究了常規的RS譯碼器的算法，確定在關鍵方程的計算中采用一種新改進的BM算法，然后提出了基于復數基的有限域快速并行乘法器和利用冪指數相減進行除法計算的有限域除法器，通過這些優化方法提高了RS譯碼器的速度，減少了譯碼延時和硬件資源使用，最后利用VHDL硬件描述語言在FPGA上實現了流水線處理的RS(255,223)譯碼器。 本課題實現的RS(255,223)硬件譯碼器的性能在國內具有領先水平，對我國以后航天項目高速數據傳輸系統的設計有著很大的意義?！?/p>
標簽： FPGA 255 223 譯碼器
上傳時間： 2013-06-29
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全數字調制解調技術具有多速率、多制式、智能性等特點，這極大的提高了通信系統的靈活性和通用性，符合未來通信技術發展的方向。 本文從如下幾個方面對全數字調制解調器進行了深入系統研究：1，在介紹全數字調制解調器的發展現狀和研究QPSK通信調制解調方式的基礎上，依據軟件定性仿真分析了QPSK正交調制解調系統，設計出了滿足系統要求的實現電路框圖并選定了芯片；2，在完成了基于FPGA芯片實現QPSK調制解調的算法方案設計基礎上，利用VHDL語言完成了芯片程序的設計，并對其進行了調試和功能仿真；3，利用設計出的調制解調器與選定的AD、DA、正交調制解調芯片，完成了QPSK通信系統的硬件電路的設計并完成了調制電路的研制；4，完成電路的信息速率大于300Kbps，產生的中頻信號中心頻率70MHz，帶寬500KHz，滿足系統設計要求，由于時間關系解調電路仍在調試中?！ ”疚幕贔PGA實現的QPSK數字調制解調器具有體積小、集成度高和軟件可升級等優點，這為設計高集成和高靈活性的通信系統提供了技術基礎。
標簽： QPSK FPGA 基帶 通信設計
上傳時間： 2013-07-08
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本文對于全并行Viterbi譯碼器的設計及其FPGA實現方案進行了研究，并最終將用FPGA實現的譯碼器嵌入到某數字通信系統之中?！ ∈紫冉榻B了卷積碼及Viterbi譯碼算法的基本原理，并對卷積碼的糾錯性能進行了理論分析。接著介紹了Viterbi譯碼器各個模塊實現的一些經典算法，對這些算法的硬件結構設計進行優化并利用FPGA實現，而后在QuartusⅡ平臺上對各模塊的實現進行仿真以及在Matlab平臺上對結果進行驗證。最后給出Viterbi譯碼模塊應用在實際系統上的誤碼率測試性能結果?！ y試結果表明，系統的誤碼率達到了工程標準的要求，從而驗證了譯碼器設計的可靠性，同時所設計的基于FPGA實現的全并行Viterbi譯碼器適用于高速數據傳輸的應用場合。
標簽： Viterbi FPGA 并行 譯碼器
上傳時間： 2013-07-30
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