我采用XC4VSX35或XC4VLX25 FPGA來連接DDR2 SODIMM和元件。SODIMM內存條選用MT16HTS51264HY-667(4GB)，分立器件選用8片MT47H512M8。設計目標：當客戶使用內存條時，8片分立器件不焊接；當使用直接貼片分立內存顆粒時，SODIMM內存條不安裝。請問專家：1、在設計中，先用Xilinx MIG工具生成DDR2的Core后，管腳約束文件是否還可更改？若能更改，則必須要滿足什么條件下更改？生成的約束文件中，ADDR，data之間是否能調換？ 2、對DDR2數據、地址和控制線路的匹配要注意些什么？通過兩只100歐的電阻分別連接到1.8V和GND進行匹配 和 通過一只49.9歐的電阻連接到0.9V進行匹配，哪種匹配方式更好？ 3、V4中，PCB LayOut時，DDR2線路阻抗單端為50歐，差分為100歐？Hyperlynx仿真時，那些參數必須要達到那些指標DDR2-667才能正常工作？ 4、 若使用DDR2-667的SODIMM內存條，能否降速使用？比如降速到DDR2-400或更低頻率使用？ 5、板卡上有SODIMM的插座，又有8片內存顆粒，則物理上兩部分是連在一起的，若實際使用時，只安裝內存條或只安裝8片內存顆粒，是否會造成信號完成性的影響？若有影響，如何控制？ 6、SODIMM內存條(max:4GB)能否和8片分立器件(max:4GB)組合同時使用，構成一個(max:8GB)的DDR2單元？若能，則布線阻抗和FPGA的DCI如何控制？地址和控制線的TOP圖應該怎樣？ 7、DDR2和FPGA（VREF pin）的參考電壓0.9V的實際工作電流有多大？工作時候，DDR2芯片是否很燙，一般如何考慮散熱？ 8、由于多層板疊層的問題，可能頂層和中間層的銅箔不一樣后，中間的夾層后度不一樣時，也可能造成阻抗的不同。請教DDR2-667的SODIMM在8層板上的推進疊層？
標簽： FPGA DDR2 連接 問題討論
上傳時間： 2013-10-12
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設計了一個基于FPGA的單精度浮點數乘法器.設計中采用改進的帶偏移量的冗余Booth3算法和跳躍式Wallace樹型結構,并提出對Wallace樹產生的2個偽和采用部分相加的方式,提高了乘法器的運算速度;加入對特殊值的處理模塊,完善了乘法器的功能.本設計在Altera DE2開發板上進行了驗證.
標簽： FPGA 精度 浮點數 乘法器設計
上傳時間： 2013-10-09
上傳用戶：xjy441694216
親自嘗試開發Android應用并將其部署到i.MX 6系列快速啟動板上。這堂課將介紹 面向i.MX 6的Android主板支持套件、Android SDK及Android調試橋。參加這堂課的學習無需具備Android開發經驗。
標簽： Android 6Quad MX 快速啟動
上傳時間： 2013-10-30
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其中包括有多種FPGA開發板的原理圖
標簽： FPGA 開發板原理圖
上傳用戶：李彥東
spartan-3e-FPGA開發板
標簽： spartan e-FPGA 開發板
上傳時間： 2015-01-01
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5款ALTERA FPGA開發板原理圖合集
標簽： ALTERA FPGA 開發板原理圖
上傳時間： 2013-12-19
上傳用戶：q3290766
大西瓜FPGA開發板的教程，比較詳細。
標簽： FPGA 開發板 進階 教程
上傳時間： 2013-12-20
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黑金fpga開發板的原理圖
標簽： fpga 4CE DB4 DB
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EP2C5和EP2C8的FPGA開發板原理圖，EP2C5_EP2C8 FPGA開發板電路圖。
標簽： EP FPGA 開發板 電路圖
上傳時間： 2013-11-06
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本資料是FPGA開發板DIY 腳本文件。
標簽： FPGA DIY 開發板 腳本文件
上傳時間： 2013-10-16
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