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在衛(wèi)星遙感設(shè)備中，隨著遙感技術(shù)的發(fā)展和對傳輸式觀測衛(wèi)星遙感圖像質(zhì)量要求的不斷提高，航天遙感圖像的分辨率和采樣率也越來越高，由此引起高分辨率遙感圖像數(shù)據(jù)存儲量和傳輸數(shù)據(jù)量的急劇增長，然而衛(wèi)星信道帶寬有限。為了盡量保持高分辨率遙感圖像所具有的信息，必須解決輸入數(shù)據(jù)碼率和傳輸信道帶寬之間的矛盾。所以星載高分辨率遙感圖像數(shù)據(jù)的高保真、實(shí)時、大壓縮比壓縮技術(shù)就成了解決這一矛盾的關(guān)鍵技術(shù)。FPGA器件為實(shí)現(xiàn)數(shù)據(jù)壓縮提供了一種壓縮算法的硬件實(shí)現(xiàn)的一個理想的平臺。FPGA器件集成度高，體積小，通過用戶編程實(shí)現(xiàn)專門應(yīng)用的功能。它允許電路設(shè)計(jì)者利用基于計(jì)算機(jī)的開發(fā)平臺，經(jīng)過設(shè)計(jì)輸入，仿真，測試和校驗(yàn)，直到達(dá)到預(yù)期的結(jié)果，減少了開發(fā)周期。小波變換能夠適應(yīng)現(xiàn)代圖像壓縮所需要的如多分辨率、多層質(zhì)量控制等要求，在較大壓縮比下，小波圖像壓縮質(zhì)量明顯好于DCT變換，因此小波變換成為新一代壓縮標(biāo)準(zhǔn)JPEG2000的核心算法。同時，小波變換的提升算法結(jié)構(gòu)簡單，能夠?qū)崿F(xiàn)快速算法，有利于硬件實(shí)現(xiàn)，因此提升小波變換對于采用FPGA或ASIC來實(shí)現(xiàn)圖像變換來說是很好的選擇。本文針對衛(wèi)星遙感圖像的數(shù)據(jù)流，主要研究可以對衛(wèi)星圖像進(jìn)行實(shí)時二維小波變換的方案。針對提升小波變換的VLSI結(jié)構(gòu)和FPGA設(shè)計(jì)中的關(guān)鍵技術(shù)，從邊界延拓、濾波器結(jié)構(gòu)、整數(shù)小波、定點(diǎn)運(yùn)算、原位運(yùn)算等方面進(jìn)行了研究和討論，并且完成了針對衛(wèi)星遙感圖像的分塊二維9/7提升小波變換的FPGA實(shí)現(xiàn)。采用VerIlog語言對設(shè)計(jì)進(jìn)行了仿真驗(yàn)證，并將仿真結(jié)果同matlab仿真結(jié)果進(jìn)行了比較，比較結(jié)果表明該方案能實(shí)現(xiàn)對衛(wèi)星遙感圖像數(shù)據(jù)流的二維提升小波變換的功能。同時QuartusII綜合結(jié)果也表明，系統(tǒng)時鐘能夠工作在很高的頻率，可以滿足高速實(shí)時對衛(wèi)星圖像的小波變換處理。
標(biāo)簽： FPGA 提升機(jī) 二維 離散小波
上傳時間： 2013-06-15
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摘要: 串行傳輸技術(shù)具有更高的傳輸速率和更低的設(shè)計(jì)成本, 已成為業(yè)界首選, 被廣泛應(yīng)用于高速通信領(lǐng)域。提出了一種新的高速串行傳輸接口的設(shè)計(jì)方案, 改進(jìn)了Aurora 協(xié)議數(shù)據(jù)幀格式定義的弊端, 并采用高速串行收發(fā)器Rocket I/O, 實(shí)現(xiàn)數(shù)據(jù)率為2.5 Gbps的高速串行傳輸。關(guān)鍵詞: 高速串行傳輸; Rocket I/O; Aurora 協(xié)議 為促使FPGA 芯片與串行傳輸技術(shù)更好地結(jié)合以滿足市場需求, Xilinx 公司適時推出了內(nèi)嵌高速串行收發(fā)器RocketI/O 的Virtex II Pro 系列FPGA 和可升級的小型鏈路層協(xié)議———Aurora 協(xié)議。Rocket I/O支持從622 Mbps 至3.125 Gbps的全雙工傳輸速率, 還具有8 B/10 B 編解碼、時鐘生成及恢復(fù)等功能, 可以理想地適用于芯片之間或背板的高速串行數(shù)據(jù)傳輸。Aurora 協(xié)議是為專有上層協(xié)議或行業(yè)標(biāo)準(zhǔn)的上層協(xié)議提供透明接口的第一款串行互連協(xié)議, 可用于高速線性通路之間的點(diǎn)到點(diǎn)串行數(shù)據(jù)傳輸, 同時其可擴(kuò)展的帶寬, 為系統(tǒng)設(shè)計(jì)人員提供了所需要的靈活性[4]。但該協(xié)議幀格式的定義存在弊端,會導(dǎo)致系統(tǒng)資源的浪費(fèi)。本文提出的設(shè)計(jì)方案可以改進(jìn)Aurora 協(xié)議的固有缺陷,提高系統(tǒng)性能, 實(shí)現(xiàn)數(shù)據(jù)率為2.5 Gbps 的高速串行傳輸, 具有良好的可行性和廣闊的應(yīng)用前景。
標(biāo)簽： Rocket 2.5 高速串行 收發(fā)器
上傳時間： 2013-10-13
上傳用戶：lml1234lml
本文利用Verilog HDL 語言自頂向下的設(shè)計(jì)方法設(shè)計(jì)多功能數(shù)字鐘，突出了其作為硬件描述語言的良好的可讀性、可移植性和易理解等優(yōu)點(diǎn)，并通過Altera QuartusⅡ 4.1 和ModelSim SE 6.0 完成綜合、仿真。此程序通過下載到FPGA 芯片后，可應(yīng)用于實(shí)際的數(shù)字鐘顯示中。 關(guān)鍵詞：Verilog HDL；硬件描述語言；FPGA Abstract: In this paper, the process of designing multifunctional digital clock by the Verilog HDL top-down design method is presented, which has shown the readability, portability and easily understanding of Verilog HDL as a hard description language. Circuit synthesis and simulation are performed by Altera QuartusⅡ 4.1 and ModelSim SE 6.0. The program can be used in the truly digital clock display by downloading to the FPGA chip. Keywords: Verilog HDL；hardware description language；FPGA
標(biāo)簽： Verilog HDL 多功能 數(shù)字
上傳時間： 2013-11-10
上傳用戶：hz07104032
基于ALTERA 公司cyclone系列FPGA的程序，verilog 實(shí)現(xiàn)加法器
標(biāo)簽： cyclone ALTERA FPGA 程序
上傳時間： 2013-12-15
上傳用戶：yoleeson
自己編寫的串并變換的fpga程序，使用verilog語言
上傳時間： 2017-02-25
上傳用戶：zhangliming420
自己編寫的并串變換的fpga程序，使用verilog語言
上傳時間： 2014-01-25
上傳用戶：569342831
FPGA內(nèi)，通過Verilog語言，實(shí)現(xiàn)冒泡法數(shù)據(jù)排序。僅供參考！
標(biāo)簽： FPGA
上傳時間： 2017-05-19
上傳用戶：tianyi223
《Xilinx FPGA開發(fā)實(shí)用教程》系統(tǒng)講述了Xilinx FPGA的開發(fā)知識,包括FPGA開發(fā)簡介、Verilog HDL語言基礎(chǔ)、基于Xilinx芯片的HDL語言高級進(jìn)階、ISE開發(fā)環(huán)境使用指南、FPGA配置電路及軟件操作、在線邏輯分析儀ChipScope的使用、基于FPGA的數(shù)字信號處理技術(shù)、基于System Generator的DSP系統(tǒng)開發(fā)技術(shù)、基于FPGA的可編程嵌入式開發(fā)技術(shù)、基于FPGA的高速數(shù)據(jù)連接技術(shù)和時序分析原理以及時序分析器的使用11章內(nèi)容，各章均以實(shí)例為基礎(chǔ)，涵蓋了FPGA開發(fā)的主要方面。
上傳時間： 2022-06-09
上傳用戶：aben
論文討論了中壓電力線載波通信(MV-PLC)的現(xiàn)狀和應(yīng)用前景，介紹了其技術(shù)特點(diǎn)和所面臨的問題。針對當(dāng)前中壓電力線載波芯片的開發(fā)狀況，提出了基于OFDM(正交頻分復(fù)用)技術(shù)的中壓電力線載波通信的技術(shù)優(yōu)勢和其Modem芯片開發(fā)的重要性。 針對國內(nèi)中壓電網(wǎng)的結(jié)構(gòu)，根據(jù)現(xiàn)有的研究成果，分析了中壓電力線信道的傳輸特性，包括阻抗特性，噪聲特性和衰減特性。闡述了OFDM的基本原理、優(yōu)缺點(diǎn)和其中的關(guān)鍵技術(shù)，分析了OFDM系統(tǒng)組成模型及參數(shù)選取原則。針對中壓電力線信道噪聲特點(diǎn)，提出了基于OFDM的中壓電力線載波Modem芯片的FPGA(現(xiàn)場可編程門陣列)實(shí)現(xiàn)方案，并建立了系統(tǒng)MATLAB定點(diǎn)仿真模型。通過分析定點(diǎn)仿真結(jié)果，給出了該OFDM系統(tǒng)的設(shè)計(jì)參數(shù)，并詳細(xì)介紹了系統(tǒng)中部分模塊(主要包括IFFT/FFT模塊、數(shù)字上變頻模塊和同步模塊)的FPGA實(shí)現(xiàn)結(jié)構(gòu)(用Verilog硬件描述語言設(shè)計(jì))，并對這些模塊進(jìn)行了功能驗(yàn)證。 最后，搭建仿真平臺，對整個系統(tǒng)進(jìn)行了前端EDA仿真驗(yàn)證。利用低壓電力線環(huán)境，對所設(shè)計(jì)的系統(tǒng)進(jìn)行了FPGA板級的調(diào)試，并對測試的結(jié)果進(jìn)行了分析。驗(yàn)證了系統(tǒng)的FPGA設(shè)計(jì)，并提出了MV-PLC OFDM系統(tǒng)中存在一些問題及系統(tǒng)需要改進(jìn)之處。
標(biāo)簽： OFDM 中壓 電力線通信 中的應(yīng)用
上傳時間： 2013-04-24
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特點(diǎn)： 精確度0.1%滿刻度 可作各式數(shù)學(xué)演算式功能如:A+B/A-B/AxB/A/B/A&B(Hi or Lo)/|A|/ 16 BIT類比輸出功能 輸入與輸出絕緣耐壓2仟伏特/1分鐘(input/output/power) 寬范圍交直流兩用電源設(shè)計(jì) 尺寸小,穩(wěn)定性高
標(biāo)簽： 微電腦 數(shù)學(xué)演算 隔離傳送器
上傳時間： 2014-12-23
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