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fpga-<b>JPeg</b>-verilog

基于FPGA的JPEG圖像壓縮芯片設計

基于FPGA的JPEG圖像壓縮芯片設計

標簽： FPGA JPEG 圖像壓縮芯片設計

上傳時間： 2016-09-05

上傳用戶：cmc_68289287
a XOR b> a,然后a XOR b< b,and both a and b are dependent data

a XOR b> a,然后a XOR b< b,and both a and b are dependent data

標簽： XOR and dependent both

上傳時間： 2014-01-27

上傳用戶：yxgi5
fpga開發pci的verilog

fpga開發pci的verilog，不可多得的源代碼。

標簽： verilog fpga pci

上傳時間： 2013-12-22

上傳用戶：huannan88
樣板 B 樹 ( B - tree ) 規則 : (1) 每個節點內元素個數在 [MIN,2*MIN] 之間, 但根節點元素個數為 [1,2*MIN] (2) 節點內元素由小排到大, 元素不

樣板 B 樹 ( B - tree ) 規則 : (1) 每個節點內元素個數在 [MIN,2*MIN] 之間, 但根節點元素個數為 [1,2*MIN] (2) 節點內元素由小排到大, 元素不重複 (3) 每個節點內的指標個數為元素個數加一 (4) 第 i 個指標所指向的子節點內的所有元素值皆小於父節點的第 i 個元素 (5) B 樹內的所有末端節點深度一樣

標簽： MIN 元素 tree

上傳時間： 2017-05-14

上傳用戶：日光微瀾
FPGA開發板配套Verilog代碼。芯片為Mars EP1C6F。一些接口通信的源碼。包括7段數碼管、I2C通訊等。

FPGA開發板配套Verilog代碼。芯片為Mars EP1C6F。一些接口通信的源碼。包括7段數碼管、I2C通訊等。

標簽： Verilog EP1C6F FPGA Mars

上傳時間： 2013-12-25

上傳用戶：lgnf
FPGA開發板配套Verilog HDL代碼。芯片為Mars EP1C6F。是基礎實驗的源碼。包括加法器、減法器、乘法器、多路選擇器等。

FPGA開發板配套Verilog HDL代碼。芯片為Mars EP1C6F。是基礎實驗的源碼。包括加法器、減法器、乘法器、多路選擇器等。

標簽： Verilog EP1C6F FPGA Mars

上傳時間： 2014-11-10

上傳用戶：15736969615
歐幾里德算法：輾轉求余　　原理: gcd(a,b)=gcd(b,a mod b)　　當b為0時,兩數的最大公約數即為a　　getchar()會接受前一個scanf的回車符

歐幾里德算法：輾轉求余　　原理: gcd(a,b)=gcd(b,a mod b)　　當b為0時,兩數的最大公約數即為a　　getchar()會接受前一個scanf的回車符

標簽： gcd getchar scanf mod

上傳時間： 2014-01-10

上傳用戶：2467478207
FPGA下PWM的Verilog 源碼

FPGA下PWM的Verilog 源碼，含目標程序，可直接下載使用，可用在電機控制中

標簽： Verilog FPGA PWM 源碼

上傳時間： 2013-12-13

上傳用戶：cx111111
code for fpga is written in verilog,cardinality is a thing which is very important

code for fpga is written in verilog,cardinality is a thing which is very important

標簽： cardinality important is written

上傳時間： 2013-12-20

上傳用戶：moerwang
數據結構課程設計數據結構B+樹 B+ tree Library

數據結構課程設計數據結構B+樹 B+ tree Library

標簽： Library tree 數據結構樹

上傳時間： 2013-12-31

上傳用戶：semi1981

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fpga-<b>JPeg</b>-verilog

基于FPGA的JPEG圖像壓縮芯片設計

a XOR b> a,然后a XOR b< b,and both a and b are dependent data

fpga開發pci的verilog

樣板 B 樹 ( B - tree ) 規則 : (1) 每個節點內元素個數在 [MIN,2MIN] 之間, 但根節點元素個數為 [1,2MIN] (2) 節點內元素由小排到大, 元素不

FPGA開發板配套Verilog代碼。芯片為Mars EP1C6F。一些接口通信的源碼。包括7段數碼管、I2C通訊等。

FPGA開發板配套Verilog HDL代碼。芯片為Mars EP1C6F。是基礎實驗的源碼。包括加法器、減法器、乘法器、多路選擇器等。

歐幾里德算法：輾轉求余　　原理: gcd(a,b)=gcd(b,a mod b)　　當b為0時,兩數的最大公約數即為a　　getchar()會接受前一個scanf的回車符

FPGA下PWM的Verilog 源碼

code for fpga is written in verilog,cardinality is a thing which is very important

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