相對于JPEG中二維離散余弦變換(2DDCT)來說，在JPEG2000標(biāo)準(zhǔn)中，二維離散小波變換(2DDWT)是其圖像壓縮系統(tǒng)的核心變換。在很多需要進(jìn)行實(shí)時處理圖像的系統(tǒng)中，如數(shù)碼相機(jī)、遙感遙測、衛(wèi)星通信、多媒體通信、便攜式攝像機(jī)、移動通信等系統(tǒng)，需要用芯片實(shí)現(xiàn)圖像的編解碼壓縮過程。雖然有許多研究工作者對圖像處理的小波變換進(jìn)行了研究，但大都只偏重算法研究，對算法硬件實(shí)現(xiàn)時的復(fù)雜性考慮較少，對圖像處理的小波變換硬件實(shí)現(xiàn)的研究也較少。 本文針對圖像處理的小波變換算法及其硬件實(shí)現(xiàn)進(jìn)行了研究。對文獻(xiàn)[13]提出的“內(nèi)嵌延拓提升小波變換”(Combiningthedata-extensionprocedureintothelifting-basedDWTcore)快速算法進(jìn)行仔細(xì)分析，提出一種基于提升方式的5/3小波變換適合硬件實(shí)現(xiàn)的算法，在MATLAB中仿真驗(yàn)證了該算法，證明其是正確的。并設(shè)計了該算法的硬件結(jié)構(gòu)，在MATLAT的Simulink中進(jìn)行仿真，對該結(jié)構(gòu)進(jìn)行VHDL語言的寄存器傳輸級(RTL)描述與仿真，成功綜合到Altera公司的FPGA器件中進(jìn)行驗(yàn)證通過。本算法與傳統(tǒng)的小波變換的邊界處理方法比較：由于將其邊界延拓過程內(nèi)嵌于小波變換模塊中，使該硬件結(jié)構(gòu)無需額外的邊界延拓過程，減少小波變換過程中對內(nèi)存的讀寫量，從而達(dá)到減少內(nèi)存使用量，降低功耗，提高硬件利用率和運(yùn)算速度的特點(diǎn)。本算法與文獻(xiàn)[13]提出的算法相比較：無需增加額外的硬件計算模塊，又具有在硬件實(shí)現(xiàn)時不改變原來的提升小波算法的規(guī)則性結(jié)構(gòu)的特點(diǎn)。這種小波變換硬件芯片的實(shí)現(xiàn)不僅適用于JPEG2000的5/3無損小波變換，當(dāng)然也可用于其它各種實(shí)時圖像壓縮處理硬件系統(tǒng)。
上傳時間： 2013-06-13
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本文設(shè)計實(shí)現(xiàn)了一種基于FPGA的DES加密系統(tǒng)。 概括起來，本文主要完成了以下幾方面的主要工作：完成了DES加密系統(tǒng)的整體設(shè)計。整個系統(tǒng)包括DES加密核心模塊，UART通信接口模塊和BLOCKRAM存儲模塊。以EITS2003開發(fā)板為硬件開發(fā)平臺，ISEwebpack為開發(fā)軟件，用Verilog硬件描述語言設(shè)計并且實(shí)現(xiàn)了三大模塊的具體功能及整體連接。用PC，串口調(diào)試工具，UART通信接口和EITS2003開發(fā)板測試并驗(yàn)證了整個系統(tǒng)的功能。探討了DES加密系統(tǒng)在軍事通信總站內(nèi)的應(yīng)用。
標(biāo)簽： FPGA DES 加密 系統(tǒng)設(shè)計
上傳時間： 2013-06-14
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本文提出一種基于PC104嵌入式工業(yè)控制計算機(jī)與現(xiàn)場可編程門陣列(FPGA)的PCB測試機(jī)的硬件控制系統(tǒng)設(shè)計方案。方案中設(shè)計高效高壓控制電路，實(shí)現(xiàn)測試電壓與測試電流的精確數(shù)字控制。選用雙高壓電子開關(guān)形式代替高壓模擬電子開關(guān)，大幅度提高測試電壓。采用多電源方式在低控制電壓下實(shí)現(xiàn)對高壓電子開關(guān)的控制。設(shè)計高速信號處理電路對測試信號進(jìn)行處理，從硬件上提高系統(tǒng)測試速度。 本設(shè)計中選用Altera公司的現(xiàn)場可編程器(FPGA)EP1K50，利用EDA設(shè)計工具Synplify、Modelsim、QuartusⅡ以及Verilog硬件描述語言完成了控制系統(tǒng)的硬件設(shè)計及調(diào)試，解決了由常規(guī)電路難以實(shí)現(xiàn)的問題。
標(biāo)簽： FPGA 電路板 測試機(jī) 硬件設(shè)計
上傳時間： 2013-06-04
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在衛(wèi)星遙感設(shè)備中，隨著遙感技術(shù)的發(fā)展和對傳輸式觀測衛(wèi)星遙感圖像質(zhì)量要求的不斷提高，航天遙感圖像的分辨率和采樣率也越來越高，由此引起高分辨率遙感圖像數(shù)據(jù)存儲量和傳輸數(shù)據(jù)量的急劇增長，然而衛(wèi)星信道帶寬有限。為了盡量保持高分辨率遙感圖像所具有的信息，必須解決輸入數(shù)據(jù)碼率和傳輸信道帶寬之間的矛盾。所以星載高分辨率遙感圖像數(shù)據(jù)的高保真、實(shí)時、大壓縮比壓縮技術(shù)就成了解決這一矛盾的關(guān)鍵技術(shù)。FPGA器件為實(shí)現(xiàn)數(shù)據(jù)壓縮提供了一種壓縮算法的硬件實(shí)現(xiàn)的一個理想的平臺。FPGA器件集成度高，體積小，通過用戶編程實(shí)現(xiàn)專門應(yīng)用的功能。它允許電路設(shè)計者利用基于計算機(jī)的開發(fā)平臺，經(jīng)過設(shè)計輸入，仿真，測試和校驗(yàn)，直到達(dá)到預(yù)期的結(jié)果，減少了開發(fā)周期。小波變換能夠適應(yīng)現(xiàn)代圖像壓縮所需要的如多分辨率、多層質(zhì)量控制等要求，在較大壓縮比下，小波圖像壓縮質(zhì)量明顯好于DCT變換，因此小波變換成為新一代壓縮標(biāo)準(zhǔn)JPEG2000的核心算法。同時，小波變換的提升算法結(jié)構(gòu)簡單，能夠?qū)崿F(xiàn)快速算法，有利于硬件實(shí)現(xiàn)，因此提升小波變換對于采用FPGA或ASIC來實(shí)現(xiàn)圖像變換來說是很好的選擇。本文針對衛(wèi)星遙感圖像的數(shù)據(jù)流，主要研究可以對衛(wèi)星圖像進(jìn)行實(shí)時二維小波變換的方案。針對提升小波變換的VLSI結(jié)構(gòu)和FPGA設(shè)計中的關(guān)鍵技術(shù)，從邊界延拓、濾波器結(jié)構(gòu)、整數(shù)小波、定點(diǎn)運(yùn)算、原位運(yùn)算等方面進(jìn)行了研究和討論，并且完成了針對衛(wèi)星遙感圖像的分塊二維9/7提升小波變換的FPGA實(shí)現(xiàn)。采用VerIlog語言對設(shè)計進(jìn)行了仿真驗(yàn)證，并將仿真結(jié)果同matlab仿真結(jié)果進(jìn)行了比較，比較結(jié)果表明該方案能實(shí)現(xiàn)對衛(wèi)星遙感圖像數(shù)據(jù)流的二維提升小波變換的功能。同時QuartusII綜合結(jié)果也表明，系統(tǒng)時鐘能夠工作在很高的頻率，可以滿足高速實(shí)時對衛(wèi)星圖像的小波變換處理。
標(biāo)簽： FPGA 提升機(jī) 二維 離散小波
上傳時間： 2013-06-15
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電力線通信技術(shù)利用分布廣泛的低壓電力線作為通信信道，實(shí)現(xiàn)internet高速互連，為用戶提供互聯(lián)網(wǎng)訪問、視頻點(diǎn)播等服務(wù)，形成包括電力在內(nèi)的“四網(wǎng)合一”，目前正受到人們的關(guān)注。利用該技術(shù)，可以在居民區(qū)內(nèi)建立寬帶接入網(wǎng)，也可以利用遍布家庭各個房間的電源插座組成家庭局域網(wǎng)。但是電力線是傳輸電能的，因此通過電力線傳輸數(shù)據(jù)有許多的問題需要解決。 OFDM(正交頻分復(fù)用)技術(shù)是實(shí)現(xiàn)電力線通信的一項(xiàng)熱門技術(shù)。OFDM采用添加循環(huán)前綴的技術(shù)，能有效地降低ICI(信道間干擾)和ISI(碼間干擾)。同時通過使用正交的子信道，大大提高了頻譜資源利用率。FPGA作為可編程邏輯器件，具有設(shè)計時間短、投資少、風(fēng)險小的特點(diǎn)，而且可以反復(fù)修改，反復(fù)編程，直到完全滿足需要，具有其他方式無可比擬的方便性和靈活性，能夠加速數(shù)字系統(tǒng)的研發(fā)速度。本文著重研究了OFDM同步技術(shù)在FPGA上的實(shí)現(xiàn)。本論文主要是在項(xiàng)目組工作的基礎(chǔ)上構(gòu)造雙路信號數(shù)據(jù)糾正算法流程，提出最佳采樣點(diǎn)與載波相位估計算法，完善中各個子模塊算法的硬件設(shè)計流程。內(nèi)容安排如下：第一章介紹OFDM(正交頻分復(fù)用)技術(shù)的發(fā)展歷史、技術(shù)原理。第二章介紹了PLD的分類、工藝和結(jié)構(gòu)特點(diǎn)，以及FPGA的開發(fā)環(huán)境、開發(fā)流程和Verilog語言的特點(diǎn)。第三章對OFDM系統(tǒng)的同步模塊進(jìn)行詳細(xì)的闡述。第四章是OFDM同步算法的在FPGA上的實(shí)現(xiàn)，對各個子模塊進(jìn)行仿真，給出了仿真波形圖和系統(tǒng)性能分析。最后，第五章總結(jié)了全文的工作，對OFDM技術(shù)的實(shí)現(xiàn)需要進(jìn)一步完善的方面與后續(xù)工作進(jìn)行了探討。
標(biāo)簽： OFDM FPGA PLC 通信系統(tǒng)
上傳時間： 2013-04-24
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Turbo碼是一類并行級聯(lián)的系統(tǒng)卷積碼，它是在綜合級聯(lián)碼、最大后驗(yàn)概率(MAP)譯碼、軟輸入軟輸出及迭代譯碼等理論基礎(chǔ)上的一種創(chuàng)新。Turbo碼的基本原理是通過對編碼器結(jié)構(gòu)的巧妙設(shè)計，多個子碼通過交織器隔離進(jìn)行并行級聯(lián)編碼輸出，增大了碼距。譯碼器則以類似內(nèi)燃機(jī)引擎廢氣反復(fù)利用的機(jī)理進(jìn)行迭代譯碼以反復(fù)利用有效信息流，從而獲得卓越的糾錯能力。計算機(jī)仿真表明，Turbo碼不但在加性高斯噪聲信道下性能優(yōu)越，而且具有很強(qiáng)的抗衰落、抗干擾能力，當(dāng)交織長度足夠長時，其糾錯性能接近香農(nóng)極限。 FPGA(FieldProgrammableGateArray)，即現(xiàn)場可編程門陣列，是在PAL、GAL、EPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。FPGA技術(shù)具有大規(guī)模、高集成度、高可靠性、設(shè)計周期短、投資小、靈活性強(qiáng)等優(yōu)點(diǎn)，逐步成為復(fù)雜數(shù)字硬件電路設(shè)計的理想選擇。 本論文以東南大學(xué)移動通信實(shí)驗(yàn)室B3G課題組提出的“支持多天線的廣義多載波無線傳輸技術(shù)”(MIMO-GMC)為背景，分析了Turbo譯碼算法，并針對MIMO-GMC系統(tǒng)的迭代接收機(jī)中所采用的外信息保留和聯(lián)合檢測譯碼迭代的特點(diǎn)，完成了采用滑動窗Log-MAP算法的軟輸入、軟輸出的Turbo譯碼器的設(shè)計。整個譯碼器模塊的設(shè)計采用Verilog語言描述，并在VirtexⅡPro系列FPGA芯片上實(shí)現(xiàn)。
上傳時間： 2013-04-24
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該項(xiàng)目完成的是DVB-T發(fā)射機(jī)系統(tǒng)中OFDM調(diào)制部分的FPGA設(shè)計.DVB-T是ETSI(歐洲電信標(biāo)準(zhǔn)委員會)提出的數(shù)字地面電視廣播系統(tǒng)標(biāo)準(zhǔn),在業(yè)界影響很廣.整個DVB-T發(fā)射機(jī)系統(tǒng)包括RS編碼,內(nèi)交織,卷積編碼,外交織,星座映射,IFFT變換等主要部分.該項(xiàng)目組負(fù)責(zé)以FPGA為主體的硬件平臺的搭建及編碼,調(diào)制部分的FPGA軟件設(shè)計,作者完成了2k模式下IFFT變換的軟件設(shè)計.該文首先介紹了OFDM及DVB-T相關(guān)原理,然后比較分析了各種FFT算法及實(shí)現(xiàn)結(jié)構(gòu)的復(fù)雜度,最后采取了一種Radix2
標(biāo)簽： DVBT OFDM FPGA 發(fā)射機(jī)
上傳時間： 2013-05-17
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JPEG2000是由ISO/ITU-T組織下的IEC JTC1/SC29/WG1小組制定的下一代靜止圖像壓縮標(biāo)準(zhǔn).與JPEG(Joint Photographic Experts Group)相比,JPEG2000能夠提供更好的數(shù)據(jù)壓縮比,并且提供了一些JPEG所不具有的功能[1].JPEG2000具有的多種特性使得它具有廣泛的應(yīng)用前景.但是,JPEG2000是一個復(fù)雜編碼系統(tǒng),目前為止的軟件實(shí)現(xiàn)方案的執(zhí)行時間和所需的存儲量較大,若想將JPEG2000應(yīng)用于實(shí)際中,有著較大的困難,而用硬件電路實(shí)現(xiàn)JPEG2000或者其中的某些模塊,必然能夠減少JPEG200的執(zhí)行時間,因而具有重要的意義.本文首先簡單介紹了JPEG2000這一新的靜止圖像壓縮標(biāo)準(zhǔn),然后對算術(shù)編碼的原理及實(shí)現(xiàn)算法進(jìn)行了深入的研究,并重點(diǎn)探討了JPEG2000中算術(shù)編碼的硬件實(shí)現(xiàn)問題,給出了一種硬件最優(yōu)化的算術(shù)編碼實(shí)現(xiàn)方案.最后使用硬件描述語言(Very High Speed Integrated Circuit Hardware Description Language,VHDL)在寄存器傳輸級(Register Transfer Level,RTL描述了該硬件最優(yōu)化的算術(shù)編碼實(shí)現(xiàn)方案,并以Altera 20K200E FPGA為基礎(chǔ),在Active-HDL環(huán)境中進(jìn)行了功能仿真,在Quartus Ⅱ集成開發(fā)環(huán)境下完成了綜合以及后仿真,綜合得到的最高工作時鐘頻率達(dá)45.81MHz.在相同的輸入條件下,輸出結(jié)果表明,本文設(shè)計的硬件算術(shù)編碼器與實(shí)現(xiàn)JPEG2000的軟件:Jasper[2]中的算術(shù)編碼模塊相比,處理時間縮短了30﹪左右.因而本文的研究對于JPEG2000應(yīng)用于數(shù)字監(jiān)控系統(tǒng)等實(shí)際應(yīng)用有著重要的意義.
標(biāo)簽： JPEG 2000 FPGA 算術(shù)編碼
上傳時間： 2013-05-16
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本文對TCN中的MVB技術(shù)進(jìn)行了研究，并在深入了解MVB的通信機(jī)制的基礎(chǔ)上，提出了采用FPGA替代MVB控制器專用芯片的解決方法。根據(jù)TCN協(xié)議，連接在MVB上的設(shè)備可以分為5類，其中1類設(shè)備可以在不需要CPU的基礎(chǔ)上實(shí)現(xiàn)自動通信，最為常用。本設(shè)計的目的就是采用FPGA替代MVB1類設(shè)備控制器。 文章采用自頂向下的模塊化設(shè)計方法，根據(jù)MVB1類設(shè)備控制器要實(shí)現(xiàn)的功能，將設(shè)計劃分為3個模塊：發(fā)送模塊、接收模塊和MVB1類模式控制模塊。其中發(fā)送模塊又劃分為位控制單元、CRC生成單元、FIFO單元和曼徹斯特編碼單元等。接收模塊又劃分為幀起始檢測單元、時鐘恢復(fù)單元、幀分界符檢測單元、數(shù)據(jù)譯碼單元、CRC校驗(yàn)單元、譯碼控制單元和長度錯誤檢測單元等。MVB1類模式控制模塊又劃分為報文錯誤處理單元、主幀寄存器單元、TM控制單元和主控單元等。上述各模塊的RTL級設(shè)計都是采用硬件描述語言Verilog實(shí)現(xiàn)的。
標(biāo)簽： MVB1 FPGA 設(shè)備 控制器
上傳時間： 2013-07-21
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由于信道中存在干擾,數(shù)字信號在信道中傳輸?shù)倪^程中會產(chǎn)生誤碼.為了提高通信質(zhì)量,保證通信的正確性和可靠性,通常采用差錯控制的方法來糾正傳輸過程中的錯誤.本文的目的就是研究如何通過差錯控制的方法以提高通信質(zhì)量,保證傳輸?shù)恼_性和可靠性.重點(diǎn)研究一種信道編解碼的算法和邏輯電路的實(shí)現(xiàn)方法,并在硬件上驗(yàn)證,利用碼流傳輸?shù)臏y試方法,對設(shè)計進(jìn)行測試.在以上的研究基礎(chǔ)之上,橫向擴(kuò)展和課題相關(guān)問題的研究,包括FPGA實(shí)現(xiàn)和高速硬件電路設(shè)計等方面的研究. 糾錯碼技術(shù)是一種通過增加一定的冗余信息來提高信息傳輸可靠性的有效方法.RS碼是一種典型的糾錯碼,在線性分組碼中,它具有最強(qiáng)的糾錯能力,既能糾正隨機(jī)錯誤,也能糾正突發(fā)錯誤.在深空通信,移動通信以及數(shù)字視頻廣播等系統(tǒng)中具有廣泛的應(yīng)用,隨著RS編碼和解碼算法的改進(jìn)和相關(guān)的硬件實(shí)現(xiàn)技術(shù)的發(fā)展,RS碼在實(shí)際中的應(yīng)用也將更加廣泛. 在研究中,對所研究的問題進(jìn)行分解,集中精力研究課題中的重點(diǎn)和難點(diǎn),在各個模塊成功實(shí)現(xiàn)的基礎(chǔ)上,成功的進(jìn)行系統(tǒng)組合,協(xié)調(diào)各個模塊穩(wěn)定的工作. 在本文中的EDA設(shè)計中,使用了自頂向下的設(shè)計方法,編解碼算法每一個子模塊分開進(jìn)行設(shè)計,最后在頂層進(jìn)行元件例化,正確實(shí)現(xiàn)了編碼和解碼的功能. 本文首先介紹相關(guān)的數(shù)字通信背景；接著提出糾錯碼的設(shè)計方案,介紹RS(31,15)碼的編譯碼算法和邏輯電路的實(shí)現(xiàn)方法,RTL代碼編寫和邏輯仿真以及時序仿真,并討論了FPGA設(shè)計的一般性準(zhǔn)則以及高速數(shù)字電路設(shè)計的一些常用方法和注意事項(xiàng)；最后設(shè)計基于FPGA的硬件電路平臺,并利用靜態(tài)和動態(tài)的方法對編解碼算法進(jìn)行測試. 通過對編碼和解碼算法的充分理解,本人使用Verilog HDL語言對算法進(jìn)行了RTL描述,在Altera公司Cyclone系列FPGA平臺上面實(shí)現(xiàn)了編碼和解碼算法. 其中,編碼的最高工作頻率達(dá)到158MHz,解碼的最高工作頻率達(dá)到91MHz.在進(jìn)行硬件調(diào)試的時候,整個系統(tǒng)工作在30MHz的時鐘頻率下,通過了硬件上的靜態(tài)測試和動態(tài)測試,并能夠正確實(shí)現(xiàn)預(yù)期的糾錯功能.
上傳時間： 2013-07-01
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