Turbo碼是一類并行級聯的系統卷積碼，它是在綜合級聯碼、最大后驗概率(MAP)譯碼、軟輸入軟輸出及迭代譯碼等理論基礎上的一種創新。Turbo碼的基本原理是通過對編碼器結構的巧妙設計，多個子碼通過交織器隔離進行并行級聯編碼輸出，增大了碼距。譯碼器則以類似內燃機引擎廢氣反復利用的機理進行迭代譯碼以反復利用有效信息流，從而獲得卓越的糾錯能力。計算機仿真表明，Turbo碼不但在加性高斯噪聲信道下性能優越，而且具有很強的抗衰落、抗干擾能力，當交織長度足夠長時，其糾錯性能接近香農極限。 FPGA(FieldProgrammableGateArray)，即現場可編程門陣列，是在PAL、GAL、EPLD等可編程器件的基礎上進一步發展的產物。FPGA技術具有大規模、高集成度、高可靠性、設計周期短、投資小、靈活性強等優點，逐步成為復雜數字硬件電路設計的理想選擇。 本論文以東南大學移動通信實驗室B3G課題組提出的“支持多天線的廣義多載波無線傳輸技術”(MIMO-GMC)為背景，分析了Turbo譯碼算法，并針對MIMO-GMC系統的迭代接收機中所采用的外信息保留和聯合檢測譯碼迭代的特點，完成了采用滑動窗Log-MAP算法的軟輸入、軟輸出的Turbo譯碼器的設計。整個譯碼器模塊的設計采用Verilog語言描述，并在VirtexⅡPro系列FPGA芯片上實現。
資源簡介：Turbo碼是一類并行級聯的系統卷積碼，它是在綜合級聯碼、最大后驗概率(MAP)譯碼、軟輸入軟輸出及迭代譯碼等理論基礎上的一種創新。Turbo碼的基本原理是通過對編碼器結構的巧妙設計，多個子碼通過交織器隔離進行并行級聯編碼輸出，增大了碼距。譯碼器則以類似...
上傳時間： 2013-04-24
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資源簡介：2_1_9_軟判決Viterbi譯碼器的設計與FPGA實現論文
上傳時間： 2018-03-26
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資源簡介：Viterbi譯碼器的設計與FPGA實現
上傳時間： 2018-03-26
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資源簡介：電力系統中逆變器的設計，提供了很好的技術參考方案，值得借鑒
上傳時間： 2016-07-04
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資源簡介：移動通信系統中交織編碼器的設計的源代碼。
上傳時間： 2014-01-01
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資源簡介：viterbi譯碼器的一種FPGA實現.是一個cs252\r\n的project的result\r\n供大家研究用
上傳時間： 2013-09-06
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資源簡介：viterbi譯碼器的一種FPGA實現.是一個cs252 的project的result 供大家研究用
上傳時間： 2013-12-16
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資源簡介：色度空間轉換的設計及FPGA實現,色度空間轉換的設計及FPGA實現
上傳時間： 2013-08-14
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資源簡介：色度空間轉換的設計及FPGA實現,色度空間轉換的設計及FPGA實現
上傳時間： 2014-01-11
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資源簡介：Reed-Solomon碼(簡稱RS碼)是一種具有很強糾正突發和隨機錯誤能力的信道編碼方式，在深空通信、移動通信、磁盤陣列以及數字視頻廣播(DVB)等系統中具有廣泛的應用。 本文簡要介紹了有限域基本運算的算法和常用的RS編碼算法，分析了改進后的Euclid算法和改進后的...
上傳時間： 2013-06-11
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資源簡介：卷積碼是無線通信系統中廣泛使用的一種信道編碼方式。Viterbi譯碼算法是一種卷積碼的最大似然譯碼算法，它具有譯碼效率高、速度快等特點，被認為是卷積碼的最佳譯碼算法。本文的主要內容是在FPGA上實現約束長度為9，碼率為1/2，采用軟判決方式的Viterbi譯碼器...
上傳時間： 2013-07-23
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資源簡介： 本文對于全并行Viterbi譯碼器的設計及其FPGA實現方案進行了研究，并最終將用FPGA實現的譯碼器嵌入到某數字通信系統之中。 首先介紹了卷積碼及Viterbi譯碼算法的基本原理，并對卷積碼的糾錯性能進行了理論分析。接著介紹了Viterbi譯碼器各個模塊實現的...
上傳時間： 2013-07-30
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上傳時間： 2015-12-21
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資源簡介：介紹了符合CCSDS標準的RS（255，223）碼譯碼器的硬件實現結構。譯碼器采用8位并行時域譯碼算法，主要包括了修正后的無逆BM迭代譯碼算法，錢搜索算法和Forney算法。采用了三級流水線結構實現，減小了譯碼器的時延，提高了譯碼的速率，使用了VHDL語言完成譯碼器...
上傳時間： 2013-10-17
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上傳時間： 2013-12-13
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上傳時間： 2014-08-02
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上傳時間： 2013-12-01
上傳用戶：王小奇
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上傳時間： 2013-12-06
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上傳時間： 2016-01-06
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資源簡介：ＯＡ系統中工作流引擎的設計 在辦公自動化中引入工作流的概念
上傳時間： 2013-12-15
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上傳時間： 2013-12-17
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資源簡介：WiMAX基站系統中關鍵軟件模塊的設計與實現,優秀論文
上傳時間： 2014-06-26
上傳用戶：CSUSheep
資源簡介：<Verilog HDL 語言編程》 RS(204,188)譯碼器的設計
上傳時間： 2013-11-30
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上傳時間： 2013-12-20
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上傳時間： 2013-12-25
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上傳時間： 2014-01-07
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上傳時間： 2014-01-07
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上傳時間： 2022-04-01
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