spartan 3 hardware reference document xilinx
標(biāo)簽： reference hardware document spartan
上傳時(shí)間： 2014-08-28
上傳用戶：大融融rr
Conferencing code using Dialogic hardware
標(biāo)簽： Conferencing Dialogic hardware using
上傳時(shí)間： 2017-09-23
上傳用戶：tianjinfan
Genode FX is a composition of hardware and software components that enable the creation of fully fledged graphical user interfaces as system-on-chip solutions using commodity FPGAs.
標(biāo)簽： composition components hardware creation
上傳時(shí)間： 2017-09-24
上傳用戶：huql11633
Complete solution for hardware Programming. PonyProg software and Schematics. Contains PCBs and all the hardware diagrams needed by the hardware Programmer. PCBs are tested and Software which is a Freeware, Works well under Windows XP and Windows Vista.
標(biāo)簽： Programming Schematics and Complete
上傳時(shí)間： 2013-12-31
上傳用戶：123啊
The Verilog hardware Description Language, 5th Ed
標(biāo)簽： Verilog
上傳時(shí)間： 2018-04-15
上傳用戶：MagicJ
hardware white paper-fat32中文資料，有參考價(jià)值
上傳時(shí)間： 2013-04-24
上傳用戶：624971116
本文針對浮點(diǎn)DSP 芯片TMS320VC33 芯片的結(jié)構(gòu)特點(diǎn)，介紹了該芯片最小系統(tǒng)硬件電路設(shè)計(jì)的方法，并結(jié)合實(shí)際應(yīng)用情況，介紹了相關(guān)的時(shí)鐘電路、復(fù)位電路、JTAG 仿真接口電路、外圍存儲器接口電
標(biāo)簽： TMS 320 hardware Design
上傳時(shí)間： 2013-06-11
上傳用戶：jcljkh
Verilog_HDL硬件描述語言入門及提高-Verilog_HDL entry and increase hardware description language
標(biāo)簽： Verilog_HDL
上傳時(shí)間： 2013-07-27
上傳用戶：yxgi5
JPEG2000是由ISO/ITU-T組織下的IEC JTC1/SC29/WG1小組制定的下一代靜止圖像壓縮標(biāo)準(zhǔn).與JPEG(Joint Photographic Experts Group)相比,JPEG2000能夠提供更好的數(shù)據(jù)壓縮比,并且提供了一些JPEG所不具有的功能[1].JPEG2000具有的多種特性使得它具有廣泛的應(yīng)用前景.但是,JPEG2000是一個(gè)復(fù)雜編碼系統(tǒng),目前為止的軟件實(shí)現(xiàn)方案的執(zhí)行時(shí)間和所需的存儲量較大,若想將JPEG2000應(yīng)用于實(shí)際中,有著較大的困難,而用硬件電路實(shí)現(xiàn)JPEG2000或者其中的某些模塊,必然能夠減少JPEG200的執(zhí)行時(shí)間,因而具有重要的意義.本文首先簡單介紹了JPEG2000這一新的靜止圖像壓縮標(biāo)準(zhǔn),然后對算術(shù)編碼的原理及實(shí)現(xiàn)算法進(jìn)行了深入的研究,并重點(diǎn)探討了JPEG2000中算術(shù)編碼的硬件實(shí)現(xiàn)問題,給出了一種硬件最優(yōu)化的算術(shù)編碼實(shí)現(xiàn)方案.最后使用硬件描述語言(Very High Speed Integrated Circuit hardware Description Language,VHDL)在寄存器傳輸級(Register Transfer Level,RTL描述了該硬件最優(yōu)化的算術(shù)編碼實(shí)現(xiàn)方案,并以Altera 20K200E FPGA為基礎(chǔ),在Active-HDL環(huán)境中進(jìn)行了功能仿真,在Quartus Ⅱ集成開發(fā)環(huán)境下完成了綜合以及后仿真,綜合得到的最高工作時(shí)鐘頻率達(dá)45.81MHz.在相同的輸入條件下,輸出結(jié)果表明,本文設(shè)計(jì)的硬件算術(shù)編碼器與實(shí)現(xiàn)JPEG2000的軟件:Jasper[2]中的算術(shù)編碼模塊相比,處理時(shí)間縮短了30﹪左右.因而本文的研究對于JPEG2000應(yīng)用于數(shù)字監(jiān)控系統(tǒng)等實(shí)際應(yīng)用有著重要的意義.
標(biāo)簽： JPEG 2000 FPGA 算術(shù)編碼
上傳時(shí)間： 2013-05-16
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瑞芯Rknano主要技術(shù)參數(shù) ARM + hardware Accelerator ，最大主頻120M 支持8/16位LCD，支持MCU屏，最大分辨率160x128 支持SD、I2S、I2C接口，內(nèi)置PWM控制器 8bit ECC NAND FLASH控制器，支持4片選，SLC/MCL
標(biāo)簽： Rknano 瑞芯 技術(shù)參數(shù)
上傳時(shí)間： 2013-04-24
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