AVR Studio 幫助文件中文翻譯，網(wǎng)友翻譯的AVR Studio軟件里面的幫助文件。轉(zhuǎn)自“我們的AVR”網(wǎng)站，在此表示感謝。 圖元文件（metafile） 以.emf為擴(kuò)展名的文件。是下面各種結(jié)構(gòu)的基本組成部分，可以用來讓AVR LCD編輯器設(shè)計(jì)軟件模擬顯示器。它可以是一個(gè)段或者一個(gè)圖像。您不能直接用AVR LCD編輯器生成一個(gè)這樣的圖元文件。但是可以使用第三方軟件。Companion Software的Metafile Companion和Microsoft Visio 就是兩個(gè)讓用戶自己定義圖元文件的軟件。在市場(chǎng)上有好多更簡(jiǎn)單，更便宜的轉(zhuǎn)換軟件支持gif，jpeg，bmp等的文件轉(zhuǎn)換成.emf文件。 (例如：www.harmware.com 網(wǎng)站上的Batch Thumb 、和www.irfanview.com網(wǎng)站上的IrfanView). 段（segment）這是軟件模擬顯示器的一部分。用LCD編輯器您可以分配所有的段對(duì)應(yīng)到實(shí)際的LCD寄存器的位上。段被存成.emf文件。圖像（image）被用作背景圖像和外圍圖像的圖元文件。充當(dāng)所有段的布景。這些對(duì)象是“靜態(tài)”的，不對(duì)任何LCD寄存器值有反映。圖像也被存成.emf文件。 模擬顯示器（display）多層的元文件和圖像的組合。它包含LCD 寄存器的分配信息。用XML格式保存成.dis文件。組（group）為了簡(jiǎn)化設(shè)計(jì)，需要頻繁的保存使用段。組就是同一層中一些段（圖元文件）的集合。它的設(shè)計(jì)沒有實(shí)際的限制，但是不能包括靜態(tài)圖像（背景/前景）。最典型的組就是7段碼數(shù)字字型。組只是理論的設(shè)計(jì)工具，在最終的模擬顯示器文件中是沒有組存在的。組用擴(kuò)展名為.pri 的文件保存。 對(duì)象（object）對(duì)包括以上各個(gè)元件的各種事物的稱謂的術(shù)語。模擬顯示器文件（display file）以.dis為擴(kuò)展名的XML類型的文件。包含了所有的關(guān)于顯示器的信息。
上傳時(shí)間： 2013-10-31
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中文版詳情瀏覽：http://www.elecfans.com/emb/fpga/20130715324029.html Xilinx UltraScale:The Next-Generation Architecture for Your Next-Generation Architecture The Xilinx® UltraScale™ architecture delivers unprecedented levels of integration and capability with ASIC-class system- level performance for the most demanding applications. The UltraScale architecture is the industr y's f irst application of leading-edge ASIC architectural enhancements in an All Programmable architecture that scales from 20 nm planar through 16 nm FinFET technologies and beyond, in addition to scaling from monolithic through 3D ICs. Through analytical co-optimization with the X ilinx V ivado® Design Suite, the UltraScale architecture provides massive routing capacity while intelligently resolving typical bottlenecks in ways never before possible. This design synergy achieves greater than 90% utilization with no performance degradation. Some of the UltraScale architecture breakthroughs include: • Strategic placement (virtually anywhere on the die) of ASIC-like system clocks, reducing clock skew by up to 50% • Latency-producing pipelining is virtually unnecessary in systems with massively parallel bus architecture, increasing system speed and capability • Potential timing-closure problems and interconnect bottlenecks are eliminated, even in systems requiring 90% or more resource utilization • 3D IC integration makes it possible to build larger devices one process generation ahead of the current industr y standard • Greatly increased system performance, including multi-gigabit serial transceivers, I/O, and memor y bandwidth is available within even smaller system power budgets • Greatly enhanced DSP and packet handling The Xilinx UltraScale architecture opens up whole new dimensions for designers of ultra-high-capacity solutions.
標(biāo)簽： UltraScale Xilinx 架構(gòu)
上傳時(shí)間： 2013-11-13
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基于ZedBoard和linux的應(yīng)用程序HelloWorld的實(shí)現(xiàn)（完整工程）獲取Zedboard可運(yùn)行的linux Digilent官網(wǎng)給出Zedboard的可運(yùn)行l(wèi)inux設(shè)計(jì)ZedBoard_OOB_Design包，可從http://www.digilentinc.com/Data/Documents/Other/ZedBoard_OOB_Design.zip獲取，下載后解壓，可以看到包的結(jié)構(gòu)和內(nèi)容
標(biāo)簽： HelloWorld ZedBoard linux 應(yīng)用程序
上傳時(shí)間： 2013-11-03
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摘要: 串行傳輸技術(shù)具有更高的傳輸速率和更低的設(shè)計(jì)成本, 已成為業(yè)界首選, 被廣泛應(yīng)用于高速通信領(lǐng)域。提出了一種新的高速串行傳輸接口的設(shè)計(jì)方案, 改進(jìn)了Aurora 協(xié)議數(shù)據(jù)幀格式定義的弊端, 并采用高速串行收發(fā)器Rocket I/O, 實(shí)現(xiàn)數(shù)據(jù)率為2.5 Gbps的高速串行傳輸。關(guān)鍵詞: 高速串行傳輸; Rocket I/O; Aurora 協(xié)議 為促使FPGA 芯片與串行傳輸技術(shù)更好地結(jié)合以滿足市場(chǎng)需求, Xilinx 公司適時(shí)推出了內(nèi)嵌高速串行收發(fā)器RocketI/O 的Virtex II Pro 系列FPGA 和可升級(jí)的小型鏈路層協(xié)議———Aurora 協(xié)議。Rocket I/O支持從622 Mbps 至3.125 Gbps的全雙工傳輸速率, 還具有8 B/10 B 編解碼、時(shí)鐘生成及恢復(fù)等功能, 可以理想地適用于芯片之間或背板的高速串行數(shù)據(jù)傳輸。Aurora 協(xié)議是為專有上層協(xié)議或行業(yè)標(biāo)準(zhǔn)的上層協(xié)議提供透明接口的第一款串行互連協(xié)議, 可用于高速線性通路之間的點(diǎn)到點(diǎn)串行數(shù)據(jù)傳輸, 同時(shí)其可擴(kuò)展的帶寬, 為系統(tǒng)設(shè)計(jì)人員提供了所需要的靈活性[4]。但該協(xié)議幀格式的定義存在弊端,會(huì)導(dǎo)致系統(tǒng)資源的浪費(fèi)。本文提出的設(shè)計(jì)方案可以改進(jìn)Aurora 協(xié)議的固有缺陷,提高系統(tǒng)性能, 實(shí)現(xiàn)數(shù)據(jù)率為2.5 Gbps 的高速串行傳輸, 具有良好的可行性和廣闊的應(yīng)用前景。
標(biāo)簽： Rocket 2.5 高速串行 收發(fā)器
上傳時(shí)間： 2013-11-06
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北京恒星科通科技發(fā)展有限公司 網(wǎng)站有大量的技術(shù)方案www.bjhxkt.com
標(biāo)簽： 數(shù)字網(wǎng)絡(luò) 廣播系統(tǒng) 設(shè)計(jì)理念
上傳時(shí)間： 2013-10-30
上傳用戶：qb1993225
ADS 是一個(gè)開發(fā)ARM 很好的環(huán)境，同樣周立功單片機(jī)（www.zlgmcu.com）推出的EasyARM2104 實(shí) 驗(yàn)套件也是學(xué)習(xí) ARM 相當(dāng)超值的入門工具。由于配套實(shí)驗(yàn)書上對(duì)于如何做第一個(gè)實(shí)驗(yàn)方面給出的指導(dǎo)具 體步驟不夠清晰，新手一般都要摸索一陣子，所以本人寫了如下一個(gè)ADS 的使用例程，演示一個(gè)最簡(jiǎn)單的 程序的運(yùn)行范例。
上傳時(shí)間： 2013-10-22
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解壓密碼：www.elecfans.com 隨著微電子技術(shù)的迅速發(fā)展以及集成電路規(guī)模不斷提高，對(duì)電路性能的設(shè)計(jì) 要求越來越嚴(yán)格，這勢(shì)必對(duì)用于大規(guī)模集成電路設(shè)計(jì)的EDA 工具提出越來越高的 要求。自1972 年美國(guó)加利福尼亞大學(xué)柏克萊分校電機(jī)工程和計(jì)算機(jī)科學(xué)系開發(fā) 的用于集成電路性能分析的電路模擬程序SPICE（Simulation Program with IC Emphasis）誕生以來，為適應(yīng)現(xiàn)代微電子工業(yè)的發(fā)展，各種用于集成電路設(shè)計(jì)的 電路模擬分析工具不斷涌現(xiàn)。HSPICE 是Meta-Software 公司為集成電路設(shè)計(jì)中 的穩(wěn)態(tài)分析，瞬態(tài)分析和頻域分析等電路性能的模擬分析而開發(fā)的一個(gè)商業(yè)化通 用電路模擬程序，它在柏克萊的SPICE（1972 年推出），MicroSim公司的PSPICE （1984 年推出）以及其它電路分析軟件的基礎(chǔ)上，又加入了一些新的功能，經(jīng) 過不斷的改進(jìn)，目前已被許多公司、大學(xué)和研究開發(fā)機(jī)構(gòu)廣泛應(yīng)用。HSPICE 可 與許多主要的EDA 設(shè)計(jì)工具，諸如Candence,Workview 等兼容，能提供許多重要 的針對(duì)集成電路性能的電路仿真和設(shè)計(jì)結(jié)果。采用HSPICE 軟件可以在直流到高 于100MHz 的微波頻率范圍內(nèi)對(duì)電路作精確的仿真、分析和優(yōu)化。在實(shí)際應(yīng)用中， HSPICE能提供關(guān)鍵性的電路模擬和設(shè)計(jì)方案，并且應(yīng)用HSPICE進(jìn)行電路模擬時(shí)， 其電路規(guī)模僅取決于用戶計(jì)算機(jī)的實(shí)際存儲(chǔ)器容量。 The HSPICE Integrator Program enables qualified EDA vendors to integrate their products with the de facto standard HSPICE simulator, HSPICE RF simulator, and WaveView Analyzer™. In addition, qualified HSPICE Integrator Program members have access to HSPICE integrator application programming interfaces (APIs). Collaboration between HSPICE Integrator Program members will enable customers to achieve more thorough design verification in a shorter period of time from the improvements offered by inter-company EDA design solutions.
標(biāo)簽： download hspice 2007
上傳時(shí)間： 2013-11-10
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Audio100 audio tester是短歌行網(wǎng)站（WWW.AUDIO100.COM）開發(fā)的音頻信號(hào)發(fā)生器軟件，提供了35種不同頻率的正弦波信號(hào)，也提供了3組粉紅噪音信號(hào)和一組20Hz－20kHz的掃頻信號(hào)，所有信號(hào)的幅度為-20dB。Audio100 audio tester中的波形信號(hào)全部從專業(yè)音頻信號(hào)發(fā)生儀器采樣，所產(chǎn)生波形的頻率極為準(zhǔn)確，失真度也極小，并且提供了專業(yè)的音頻測(cè)試信號(hào)說明。在1.0以前的版本均為測(cè)試版本，在以后的版本中將加入更多頻率的正弦波和不同頻率的方波、三角波等波形信號(hào)，成為一個(gè)具有專業(yè)品質(zhì)的軟信號(hào)發(fā)生器。
上傳時(shí)間： 2013-11-11
上傳用戶：zl520l
Audio100 audio tester是短歌行網(wǎng)站（WWW.AUDIO100.COM）開發(fā)的音頻信號(hào)發(fā)生器軟件，提供了35種不同頻率的正弦波信號(hào)，也提供了3組粉紅噪音信號(hào)和一組20Hz－20kHz的掃頻信號(hào)，所有信號(hào)的幅度為-20dB。Audio100 audio tester中的波形信號(hào)全部從專業(yè)音頻信號(hào)發(fā)生儀器采樣，所產(chǎn)生波形的頻率極為準(zhǔn)確，失真度也極小，并且提供了專業(yè)的音頻測(cè)試信號(hào)說明。在1.0以前的版本均為測(cè)試版本，在以后的版本中將加入更多頻率的正弦波和不同頻率的方波、三角波等波形信號(hào)，成為一個(gè)具有專業(yè)品質(zhì)的軟信號(hào)發(fā)生器。
上傳時(shí)間： 2013-10-18
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中文版詳情瀏覽：http://www.elecfans.com/emb/fpga/20130715324029.html Xilinx UltraScale:The Next-Generation Architecture for Your Next-Generation Architecture The Xilinx® UltraScale™ architecture delivers unprecedented levels of integration and capability with ASIC-class system- level performance for the most demanding applications. The UltraScale architecture is the industr y's f irst application of leading-edge ASIC architectural enhancements in an All Programmable architecture that scales from 20 nm planar through 16 nm FinFET technologies and beyond, in addition to scaling from monolithic through 3D ICs. Through analytical co-optimization with the X ilinx V ivado® Design Suite, the UltraScale architecture provides massive routing capacity while intelligently resolving typical bottlenecks in ways never before possible. This design synergy achieves greater than 90% utilization with no performance degradation. Some of the UltraScale architecture breakthroughs include: • Strategic placement (virtually anywhere on the die) of ASIC-like system clocks, reducing clock skew by up to 50% • Latency-producing pipelining is virtually unnecessary in systems with massively parallel bus architecture, increasing system speed and capability • Potential timing-closure problems and interconnect bottlenecks are eliminated, even in systems requiring 90% or more resource utilization • 3D IC integration makes it possible to build larger devices one process generation ahead of the current industr y standard • Greatly increased system performance, including multi-gigabit serial transceivers, I/O, and memor y bandwidth is available within even smaller system power budgets • Greatly enhanced DSP and packet handling The Xilinx UltraScale architecture opens up whole new dimensions for designers of ultra-high-capacity solutions.
標(biāo)簽： UltraScale Xilinx 架構(gòu)
上傳時(shí)間： 2013-11-21
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