<abbr id="oayaa"></abbr> AVR Studio 幫助文件中文翻譯，網友翻譯的AVR Studio軟件里面的幫助文件。轉自“我們的AVR”網站，在此表示感謝。 圖元文件（metafile） 以.emf為擴展名的文件。是下面各種結構的基本組成部分，可以用來讓AVR LCD編輯器設計軟件模擬顯示器。它可以是一個段或者一個圖像。您不能直接用AVR LCD編輯器生成一個這樣的圖元文件。但是可以使用第三方軟件。Companion Software的Metafile Companion和Microsoft Visio 就是兩個讓用戶自己定義圖元文件的軟件。在市場上有好多更簡單，更便宜的轉換軟件支持gif，jpeg，bmp等的文件轉換成.emf文件。 (例如：www.harmware.com 網站上的Batch Thumb 、和www.irfanview.com網站上的IrfanView). 段（segment）這是軟件模擬顯示器的一部分。用LCD編輯器您可以分配所有的段對應到實際的LCD寄存器的位上。段被存成.emf文件。圖像（image）被用作背景圖像和外圍圖像的圖元文件。充當所有段的布景。這些對象是“靜態”的，不對任何LCD寄存器值有反映。圖像也被存成.emf文件。 模擬顯示器（display）多層的元文件和圖像的組合。它包含LCD 寄存器的分配信息。用XML格式保存成.dis文件。組（group）為了簡化設計，需要頻繁的保存使用段。組就是同一層中一些段（圖元文件）的集合。它的設計沒有實際的限制，但是不能包括靜態圖像（背景/前景）。最典型的組就是7段碼數字字型。組只是理論的設計工具，在最終的模擬顯示器文件中是沒有組存在的。組用擴展名為.pri 的文件保存。 對象（object）對包括以上各個元件的各種事物的稱謂的術語。模擬顯示器文件（display file）以.dis為擴展名的XML類型的文件。包含了所有的關于顯示器的信息。
上傳時間： 2013-10-31
上傳用戶：paladin
中文版詳情瀏覽：http://www.elecfans.com/emb/fpga/20130715324029.html Xilinx UltraScale:The Next-Generation Architecture for Your Next-Generation Architecture The Xilinx® UltraScale™ architecture delivers unprecedented levels of integration and capability with ASIC-class system- level performance for the most demanding applications. The UltraScale architecture is the industr y's f irst application of leading-edge ASIC architectural enhancements in an All Programmable architecture that scales from 20 nm planar through 16 nm FinFET technologies and beyond, in addition to scaling from monolithic through 3D ICs. Through analytical co-optimization with the X ilinx V ivado® Design Suite, the UltraScale architecture provides massive routing capacity while intelligently resolving typical bottlenecks in ways never before possible. This design synergy achieves greater than 90% utilization with no performance degradation. Some of the UltraScale architecture breakthroughs include: • Strategic placement (virtually anywhere on the die) of ASIC-like system clocks, reducing clock skew by up to 50% • Latency-producing pipelining is virtually unnecessary in systems with massively parallel bus architecture, increasing system speed and capability • Potential timing-closure problems and interconnect bottlenecks are eliminated, even in systems requiring 90% or more resource utilization • 3D IC integration makes it possible to build larger devices one process generation ahead of the current industr y standard • Greatly increased system performance, including multi-gigabit serial transceivers, I/O, and memor y bandwidth is available within even smaller system power budgets • Greatly enhanced DSP and packet handling The Xilinx UltraScale architecture opens up whole new dimensions for designers of ultra-high-capacity solutions.
標簽： UltraScale Xilinx 架構
上傳時間： 2013-11-13
上傳用戶：瓦力瓦力hong
基于ZedBoard和linux的應用程序HelloWorld的實現（完整工程）獲取Zedboard可運行的linux Digilent官網給出Zedboard的可運行linux設計ZedBoard_OOB_Design包，可從http://www.digilentinc.com/Data/Documents/Other/ZedBoard_OOB_Design.zip獲取，下載后解壓，可以看到包的結構和內容
標簽： HelloWorld ZedBoard linux 應用程序
上傳時間： 2013-11-03
上傳用戶：lvzhr
摘要: 串行傳輸技術具有更高的傳輸速率和更低的設計成本, 已成為業界首選, 被廣泛應用于高速通信領域。提出了一種新的高速串行傳輸接口的設計方案, 改進了Aurora 協議數據幀格式定義的弊端, 并采用高速串行收發器Rocket I/O, 實現數據率為2.5 Gbps的高速串行傳輸。關鍵詞: 高速串行傳輸; Rocket I/O; Aurora 協議 為促使FPGA 芯片與串行傳輸技術更好地結合以滿足市場需求, Xilinx 公司適時推出了內嵌高速串行收發器RocketI/O 的Virtex II Pro 系列FPGA 和可升級的小型鏈路層協議———Aurora 協議。Rocket I/O支持從622 Mbps 至3.125 Gbps的全雙工傳輸速率, 還具有8 B/10 B 編解碼、時鐘生成及恢復等功能, 可以理想地適用于芯片之間或背板的高速串行數據傳輸。Aurora 協議是為專有上層協議或行業標準的上層協議提供透明接口的第一款串行互連協議, 可用于高速線性通路之間的點到點串行數據傳輸, 同時其可擴展的帶寬, 為系統設計人員提供了所需要的靈活性[4]。但該協議幀格式的定義存在弊端,會導致系統資源的浪費。本文提出的設計方案可以改進Aurora 協議的固有缺陷,提高系統性能, 實現數據率為2.5 Gbps 的高速串行傳輸, 具有良好的可行性和廣闊的應用前景。
上傳時間： 2013-11-06
上傳用戶：smallfish
北京恒星科通科技發展有限公司 網站有大量的技術方案www.bjhxkt.com
上傳時間： 2013-10-30
上傳用戶：qb1993225
ADS 是一個開發ARM 很好的環境，同樣周立功單片機（www.zlgmcu.com）推出的EasyARM2104 實 驗套件也是學習 ARM 相當超值的入門工具。由于配套實驗書上對于如何做第一個實驗方面給出的指導具 體步驟不夠清晰，新手一般都要摸索一陣子，所以本人寫了如下一個ADS 的使用例程，演示一個最簡單的 程序的運行范例。
上傳時間： 2013-10-22
上傳用戶：
解壓密碼：www.elecfans.com 隨著微電子技術的迅速發展以及集成電路規模不斷提高，對電路性能的設計 要求越來越嚴格，這勢必對用于大規模集成電路設計的EDA 工具提出越來越高的 要求。自1972 年美國加利福尼亞大學柏克萊分校電機工程和計算機科學系開發 的用于集成電路性能分析的電路模擬程序SPICE（Simulation Program with IC Emphasis）誕生以來，為適應現代微電子工業的發展，各種用于集成電路設計的 電路模擬分析工具不斷涌現。HSPICE 是Meta-Software 公司為集成電路設計中 的穩態分析，瞬態分析和頻域分析等電路性能的模擬分析而開發的一個商業化通 用電路模擬程序，它在柏克萊的SPICE（1972 年推出），MicroSim公司的PSPICE （1984 年推出）以及其它電路分析軟件的基礎上，又加入了一些新的功能，經 過不斷的改進，目前已被許多公司、大學和研究開發機構廣泛應用。HSPICE 可 與許多主要的EDA 設計工具，諸如Candence,Workview 等兼容，能提供許多重要 的針對集成電路性能的電路仿真和設計結果。采用HSPICE 軟件可以在直流到高 于100MHz 的微波頻率范圍內對電路作精確的仿真、分析和優化。在實際應用中， HSPICE能提供關鍵性的電路模擬和設計方案，并且應用HSPICE進行電路模擬時， 其電路規模僅取決于用戶計算機的實際存儲器容量。 The HSPICE Integrator Program enables qualified EDA vendors to integrate their products with the de facto standard HSPICE simulator, HSPICE RF simulator, and WaveView Analyzer™. In addition, qualified HSPICE Integrator Program members have access to HSPICE integrator application programming interfaces (APIs). Collaboration between HSPICE Integrator Program members will enable customers to achieve more thorough design verification in a shorter period of time from the improvements offered by inter-company EDA design solutions.
上傳時間： 2013-11-10
上傳用戶：123312
Audio100 audio tester是短歌行網站（WWW.AUDIO100.COM）開發的音頻信號發生器軟件，提供了35種不同頻率的正弦波信號，也提供了3組粉紅噪音信號和一組20Hz－20kHz的掃頻信號，所有信號的幅度為-20dB。Audio100 audio tester中的波形信號全部從專業音頻信號發生儀器采樣，所產生波形的頻率極為準確，失真度也極小，并且提供了專業的音頻測試信號說明。在1.0以前的版本均為測試版本，在以后的版本中將加入更多頻率的正弦波和不同頻率的方波、三角波等波形信號，成為一個具有專業品質的軟信號發生器。
上傳時間： 2013-11-11
上傳用戶：zl520l
Audio100 audio tester是短歌行網站（WWW.AUDIO100.COM）開發的音頻信號發生器軟件，提供了35種不同頻率的正弦波信號，也提供了3組粉紅噪音信號和一組20Hz－20kHz的掃頻信號，所有信號的幅度為-20dB。Audio100 audio tester中的波形信號全部從專業音頻信號發生儀器采樣，所產生波形的頻率極為準確，失真度也極小，并且提供了專業的音頻測試信號說明。在1.0以前的版本均為測試版本，在以后的版本中將加入更多頻率的正弦波和不同頻率的方波、三角波等波形信號，成為一個具有專業品質的軟信號發生器。
上傳時間： 2013-10-18
上傳用戶：半熟1994
中文版詳情瀏覽：http://www.elecfans.com/emb/fpga/20130715324029.html Xilinx UltraScale:The Next-Generation Architecture for Your Next-Generation Architecture The Xilinx® UltraScale™ architecture delivers unprecedented levels of integration and capability with ASIC-class system- level performance for the most demanding applications. The UltraScale architecture is the industr y's f irst application of leading-edge ASIC architectural enhancements in an All Programmable architecture that scales from 20 nm planar through 16 nm FinFET technologies and beyond, in addition to scaling from monolithic through 3D ICs. Through analytical co-optimization with the X ilinx V ivado® Design Suite, the UltraScale architecture provides massive routing capacity while intelligently resolving typical bottlenecks in ways never before possible. This design synergy achieves greater than 90% utilization with no performance degradation. Some of the UltraScale architecture breakthroughs include: • Strategic placement (virtually anywhere on the die) of ASIC-like system clocks, reducing clock skew by up to 50% • Latency-producing pipelining is virtually unnecessary in systems with massively parallel bus architecture, increasing system speed and capability • Potential timing-closure problems and interconnect bottlenecks are eliminated, even in systems requiring 90% or more resource utilization • 3D IC integration makes it possible to build larger devices one process generation ahead of the current industr y standard • Greatly increased system performance, including multi-gigabit serial transceivers, I/O, and memor y bandwidth is available within even smaller system power budgets • Greatly enhanced DSP and packet handling The Xilinx UltraScale architecture opens up whole new dimensions for designers of ultra-high-capacity solutions.
標簽： UltraScale Xilinx 架構
上傳時間： 2013-11-21
上傳用戶：wxqman
