隨著世界能源危機的到來，太陽能光伏發(fā)電在能源結(jié)構中正在發(fā)揮著越來越大的作用。而太陽能光伏發(fā)電系統(tǒng)的核心部件并網(wǎng)逆變器的性能還需要進一步提高。為了迎合市場上對高品質(zhì)、高性能、智能化并網(wǎng)逆變器的需求，我們將ARM+DSP架構作為并網(wǎng)逆變器的控制系統(tǒng)。本系統(tǒng)集成了ARM和DSP的各自的強大功能，使并網(wǎng)逆變器的性能和智能化水平得到了顯著提高。本論文是基于山東大學魯能實習基地“光伏并網(wǎng)逆變器項目”，目前已經(jīng)試制出樣機。本人主要負責并網(wǎng)逆變器控制系統(tǒng)的軟硬件設計工作。本文主要研究內(nèi)容有： @@ 1．本并網(wǎng)逆變器采用了內(nèi)高頻環(huán)逆變技術。文中詳細分析了這種逆變器的優(yōu)缺點，進行了充分的系統(tǒng)分析和論證。 @@ 2．采用MATLAB/Simulink軟件對并網(wǎng)逆變器的控制算法進行仿真，包括前級DC-DC變換的控制算法以及后級DC-AC逆變的控制算法。通過仿真驗證了所設計算法的可行性，對DSP程序開發(fā)提供了很好的指導意義。 @@ 3．本文將ARM+DSP架構作為逆變器的控制系統(tǒng)，并設計了相應的硬件控制系統(tǒng)。DSP控制板硬件系統(tǒng)包括AD數(shù)據(jù)采集、硬件電流保護、電源、eCAN總線，SPI總線等硬件電路。ARM板硬件系統(tǒng)包括SPI總線、RS232總線、RS480總線、以太網(wǎng)總線、LCD顯示、實時時鐘、鍵盤等硬件電路。 @@ 4．本文設計和實現(xiàn)了兩種最大功率點跟蹤控制算法：功率擾動觀察法或增量電導法；孤島檢測方法采用被動式和主動式兩種檢測方式，被動式所采用的方法是將過/欠電壓和電壓相位突變檢測相結(jié)合的方式，主動式采用正反饋頻率偏移法；為了實現(xiàn)并網(wǎng)逆變器的輸出電流與電網(wǎng)電壓同頻同相，使用了軟件鎖相環(huán)控制技術。本文分別給出了以上各種算法的控制程序流程圖。 @@ 5．本文也給出了AD數(shù)據(jù)采集、eCAN總線、RS232、RS485、以太網(wǎng)、PWM輸出等程序流程圖，以及DSP和ARM之間的SPI總線通信程序流程圖。并且分別給出了ARM管理機控制系統(tǒng)主程序流程圖和DSP控制機控制系統(tǒng)主程序流程圖。 @@ 6．最后對并網(wǎng)逆變器樣機進行實驗結(jié)果分析。結(jié)果顯示：該樣機基本上實現(xiàn)了本文提出的設計方案所應完成的各項功能，樣機的性能比較理想。 @@關鍵詞：太陽能光伏；并網(wǎng)逆變器；SPWM； DSP； ARM
上傳時間： 2013-07-09
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隨著二十一世紀的到來，人類進入了后PC時代。在這一階段，嵌入式技術得到了飛速發(fā)展和廣泛應用。目前，嵌入式技術及其產(chǎn)品已廣泛應用于智能家用電器、智能建筑、儀器儀表、通訊產(chǎn)品、工業(yè)控制、掌上型電腦、各種智能IC卡的應用等等。將嵌入式系統(tǒng)應用于多媒體移動終端，充分發(fā)揮了嵌入式系統(tǒng)的低功耗、集成度高、可擴充能力強等特點，可以達到集移動、語音、圖像等各種功能于一身的效果。基于以上背景，本文提出了一種基于嵌入式Linux的多媒體播放器設計方案。 本文首先詳細分析了ARM體系結(jié)構，研究了嵌入式Linux操作系統(tǒng)在ARM9微處理器的移植技術，包括交叉編譯環(huán)境的建立、引導裝載程序應用、移植嵌入式Linux內(nèi)核及建立根文件系統(tǒng)，并且實現(xiàn)了嵌入式Linux到EP9315開發(fā)板的移植。 由于嵌入式系統(tǒng)本身硬件條件的限制，常用在PC機的圖形用戶界面GUI系統(tǒng)不適合在其上運行。為此，本文選擇了Qt/Embedded作為研究對象，在對其體系結(jié)構等方面進行研究基礎上，實現(xiàn)了Qt/Embedded到EP9315開發(fā)板的移植，完成了嵌入式圖形用戶界面開發(fā)，使得系統(tǒng)擁有良好的操作界面。 針對現(xiàn)今MP3文件格式廣泛流行的特點，本文設計了MP3播放器。在深入研究了MP3文件編碼原理的基礎上，詳細論述了播放器的設計過程，沒有使用硬件解碼方案，采用了軟件解碼，降低了系統(tǒng)開發(fā)成本：在視頻播放方面，本文實現(xiàn)了Linux系統(tǒng)下的通用媒體播放器——Mplayer到EP9315開發(fā)板的移植。通過對音頻數(shù)據(jù)輸出的研究，解決了Mplayer播放聲音不正常的問題，實現(xiàn)了一個集音樂和視頻播放于一體的嵌入式多媒體播放系統(tǒng)。 最后，總結(jié)了論文所做的工作，指出了嵌入式多媒體播放器所需要進一步解決和完善的問題。
上傳時間： 2013-04-24
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運算放大器、比較器設計指南,運算放大器、比較器設計指南
上傳時間： 2013-07-19
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正弦波逆變器理論基礎知識，劉鳳君老師作品，對初學者和正在進行逆變器設計及改進會有幫助
標簽： 正弦波逆變器
上傳時間： 2013-07-06
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高性能ADC產(chǎn)品的出現(xiàn)，給混合信號測試領域帶來前所未有的挑戰(zhàn)。并行ADC測試方案實現(xiàn)了多個ADC測試過程的并行化和實時化，減少了單個ADC的平均測試時間，從而降低ADC測試成本。 本文實現(xiàn)了基于FPGA的ADC并行測試方法。在閱讀相關文獻的基礎上，總結(jié)了常用ADC參數(shù)測試方法和測試流程。使用FPGA實現(xiàn)時域參數(shù)評估算法和頻域參數(shù)評估算法，并對2個ADC在不同樣本數(shù)條件下進行并行測試。 通過在FPGA內(nèi)部實現(xiàn)ADC測試時域算法和頻域算法相結(jié)合的方法來搭建測試系統(tǒng)，完成音頻編解碼器WM8731L的控制模式接口、音頻數(shù)據(jù)接口、ADC測試時域算法和頻域算法的FPGA實現(xiàn)。整個測試系統(tǒng)使用Angilent 33220A任意信號發(fā)生器提供模擬激勵信號，共用一個FPGA內(nèi)部實現(xiàn)的采樣時鐘控制模塊。并行測試系統(tǒng)將WM8731.L片內(nèi)的兩個獨立ADC的串行輸出數(shù)據(jù)分流成左右兩通道，并對其進行串并轉(zhuǎn)換。然后對左右兩個通道分別配置一個FFT算法模塊和時域算法模塊，并行地實現(xiàn)了ADC參數(shù)的評估算法。 在樣本數(shù)分別為128和4096的實驗條件下，對WM8731L片內(nèi)2個被測.ADC并行地進行參數(shù)評估，被測參數(shù)包括增益GAIN、偏移量OFFSET、信噪比SNR、信號與噪聲諧波失真比SINAD、總諧波失真THD等5個常用參數(shù)。實驗結(jié)果表明，通過在FPGA內(nèi)配置2個獨立的參數(shù)計算模塊，可并行地實現(xiàn)對2個相同ADC的參數(shù)評估，減小單個ADC的平均測試時間。 FPGA片內(nèi)實時評估算法的實現(xiàn)節(jié)省了測試樣本傳輸至自動測試機PC端的時間。而且只需將HDL代碼多次復制，就可實現(xiàn)多個被測ADC在同一時刻并行地被評估，配置靈活。基于FPGA的ADC并行測試方法易于實現(xiàn)，具有可行性，但由于噪聲的影響，測試精度有待進一步提高。該方法可用于自動測試機的混合信號選項卡或測試子系統(tǒng)。 關鍵詞：ADC測試；并行；參數(shù)評估；FPGA；FFT
上傳時間： 2013-07-11
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通用異步收發(fā)器(Universal Asynchronous Receiver Transmitter，UART)是一種能同時支持短距離和長距離數(shù)據(jù)傳輸?shù)拇型ㄐ沤涌冢粡V泛應用于微機和外設之間的數(shù)據(jù)交換。像8251、NS8250、NS16550等都是常用的UART芯片，但是這些專用的串行接口芯片的缺點是數(shù)據(jù)傳輸速率比較慢，難以滿足高速率數(shù)據(jù)傳輸?shù)膱龊希匾木褪撬鼈兌季哂胁豢梢浦残裕虼艘眠@些芯片來實現(xiàn)PC機和FPGA芯片之間的通信，勢必會增加接口連線的復雜程度以及降低整個系統(tǒng)的穩(wěn)定性和有效性。 本課題就是針對UART的特點以及FPGA設計具有可移植性的優(yōu)勢，提出了一種基于FPGA芯片的嵌入式UART設計方法，其中主要包括狀態(tài)機的描述形式以及自頂向下的設計方法，利用硬件描述語言來編制UART的各個子功能模塊以及頂層模塊，之后將其集成到FPGA芯片的內(nèi)部，這樣不僅能解決傳統(tǒng)UART芯片的缺點而且同時也使整個系統(tǒng)變得更加具有緊湊性以及可靠性。 本課題所設計的LIART支持標準的RS-232C傳輸協(xié)議，主要設計有發(fā)送模塊、接收模塊、線路控制與中斷仲裁模塊、Modem控制模塊以及兩個獨立的數(shù)據(jù)緩沖區(qū)FIFO模塊。該模塊具有可變的波特率、數(shù)據(jù)幀長度以及奇偶校驗方式，還有多種中斷源、中斷優(yōu)先級、較強的抗干擾數(shù)據(jù)接收能力以及芯片內(nèi)部自診斷的能力，模塊內(nèi)分開的接收和發(fā)送數(shù)據(jù)緩沖寄存器能實現(xiàn)全雙工通信。除此之外最重要的是利用IP模塊復用技術設計數(shù)據(jù)緩沖區(qū)FIFO，采用兩種可選擇的數(shù)據(jù)緩沖模式。這樣既可以應用于高速的數(shù)據(jù)傳輸環(huán)境，也能適合低速的數(shù)據(jù)傳輸場合，因此可以達到資源利用的最大化。 在具體的設計過程中，利用Synplify Pro綜合工具、ModelSim仿真工具、ISE集成的軟件開發(fā)環(huán)境中對各個功能模塊進行綜合優(yōu)化、仿真驗證以及下載實現(xiàn)。各項數(shù)據(jù)結(jié)果表明，本課題中所設計的UART滿足預期設計目標。
上傳時間： 2013-08-02
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互聯(lián)網(wǎng)、移動通信、星基導航是21世紀信息社會的三大支柱產(chǎn)業(yè)，而GPS系統(tǒng)的技術水平和發(fā)展歷程代表著全世界衛(wèi)星導航系統(tǒng)的發(fā)展狀況。目前，我國已經(jīng)成為GPS的使用大國，衛(wèi)星導航產(chǎn)業(yè)鏈也已基本形成。然而，我們對GPS核心技術(即如何捕獲衛(wèi)星信號并保持對信號的跟蹤)的研究還不夠深入，我國GPS產(chǎn)品的核心部分多數(shù)還是靠進口。因此，對GPS核心技術的研究是非常緊迫的。 本文首先介紹了GPS的定位原理，之后闡述了GPS接收機的基本原理一直接擴頻通信和GPS信號的結(jié)構與特性。從這些方面出發(fā)研究接收機基帶處理器的捕獲與跟蹤設計方案。 設計過程中，先詳細分析了滑動相關的捕獲算法和基于FFT的快速捕獲算法，并利用matlab進行了驗證。由于前者靈活性好且可捕獲到高精度的碼相位和載波頻率，適合于本文的硬件接收機，所以本文確定了滑動相關的捕獲方案。 接著分析了跟蹤環(huán)路的特點，跟蹤模塊采用碼跟蹤環(huán)和載波跟蹤環(huán)耦合的方法實現(xiàn)。由于GPS系統(tǒng)通常工作在非常低的信噪比環(huán)境中，而非相干環(huán)在低信噪比下環(huán)路跟蹤性能較好，所以碼跟蹤環(huán)采用非相干(DDLL)環(huán)實現(xiàn)。這種跟蹤環(huán)路采用的鑒相器是能量鑒相器，對數(shù)據(jù)的調(diào)制和載波相位都不敏感，鑒相器不會產(chǎn)生不確定量。由于輸入信號存在180°相位翻轉(zhuǎn)，而COSTAS鎖相環(huán)允許數(shù)據(jù)調(diào)制，對I支路和Q支路信號的180°相位翻轉(zhuǎn)不敏感，所以載波跟蹤環(huán)采用COSTAS鎖相環(huán)實現(xiàn)。上述算法在matlab環(huán)境下得到了驗證。 基帶處理器電路的主要模塊在Quartus II8.0開發(fā)平臺上利用VHDL硬件描述語言實現(xiàn)。然后利用EDA仿真工具ModelSim-Altera6.1g進行了邏輯仿真。本設計滿足系統(tǒng)功能和性能的要求，可以直接用于實時GPS接收機系統(tǒng)的設計中，為自主設計GPS接收機奠定了基礎。 最后，由于在弱電磁環(huán)境下，捕獲失鎖后32PPS信號會丟失。所以設計了一個能授時和守時的算法去得到與GPS時同步的精確授時秒信號。并且實現(xiàn)了這個算法。
上傳時間： 2013-04-24
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卷積碼是廣泛應用于衛(wèi)星通信、無線通信等多種通信系統(tǒng)的信道編碼方式。Viterbi算法是卷積碼的最大似然譯碼算法，該算法譯碼性能好、速度快，并且硬件實現(xiàn)結(jié)構比較簡單，是最佳的卷積碼譯碼算法。隨著可編程邏輯技術的不斷發(fā)展，使用FPGA實現(xiàn)Viterbi譯碼器的設計方法逐漸成為主流。不同通信系統(tǒng)所選用的卷積碼不同，因此設計可重配置的Viterbi譯碼器，使其能夠滿足多種通信系統(tǒng)的應用需求，具有很重要的現(xiàn)實意義。 本文設計了基于FPGA的高速Viterbi譯碼器。在對Viterbi譯碼算法深入研究的基礎上，重點研究了Viterbi譯碼器核心組成模塊的電路實現(xiàn)算法。本設計中分支度量計算模塊采用只計算可能的分支度量值的方法，節(jié)省了資源；加比選模塊使用全并行結(jié)構保證處理速度；幸存路徑管理模塊使用3指針偶算法的流水線結(jié)構，大大提高了譯碼速度。在Xilinx ISE8.2i環(huán)境下，用VHDL硬件描述語言編寫程序，實現(xiàn)(2，1，7)卷積碼的Viterbi譯碼器。在(2，1，7)卷積碼譯碼器基礎上，擴展了Viterbi譯碼器的通用性，使其能夠?qū)Σ煌木矸e碼譯碼。譯碼器根據(jù)不同的工作模式，可以對(2，1，7)、(2，1，9)、(3，1，7)和(3，1，9)四種廣泛運用的卷積碼譯碼，并且可以修改譯碼深度等改變譯碼器性能的參數(shù)。 本文用Simulink搭建編譯碼系統(tǒng)的通信鏈路，生成測試Viterbi譯碼器所需的軟判決輸入。使用ModelSim SE6.0對各種模式的譯碼器進行全面仿真驗證，Xilinx ISE8.2i時序分析報告表明譯碼器布局布線后最高譯碼速度可達200MHz。在FPGA和DSP組成的硬件平臺上進一步測試譯碼器，譯碼器運行穩(wěn)定可靠。最后，使用Simulink產(chǎn)生的數(shù)據(jù)對本文設計的Viterbi譯碼器的譯碼性能進行了分析，仿真結(jié)果表明，在同等條件下，本文設計的Viterbi譯碼器與Simulink中的Viterbi譯碼器模塊的譯碼性能相當。
上傳時間： 2013-06-24
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隨著信息時代的到來，用戶對數(shù)據(jù)保護和傳輸可靠性的要求也在不斷提高。由于信道衰落，信號經(jīng)信道傳輸后，到達接收端不可避免地會受到干擾而出現(xiàn)信號失真。因此需要采用差錯控制技術來檢測和糾正由信道失真引起的信息傳輸錯誤。RS（Reed—Solomon）碼是差錯控制領域中一類重要的線性分組碼，由于它編解碼結(jié)構相對固定，性能強，不但可以糾正隨機差錯，而且對突發(fā)錯誤的糾錯能力也很強，被廣泛應用在數(shù)字通信、數(shù)據(jù)存儲系統(tǒng)中，以滿足對數(shù)據(jù)傳輸通道可靠性的要求。因此設計一款高性能的RS編解碼器不但具有很大的應用意義，而且具有相當大的經(jīng)濟價值。 本文首先介紹了線形分組碼及其子碼循環(huán)碼、BCH碼的基礎理論知識，重點介紹了BCH碼的重要分支RS碼的常用編解碼算法。由于其算法在有限域上進行，接著介紹了有限域的有關理論。基于RS碼傳統(tǒng)的單倍結(jié)構，本文提出了一種八倍并行編碼及九倍并行解碼方案，并用Verilog HDL語言實現(xiàn)。其中編碼器基于傳統(tǒng)的線性反饋移位寄存器除法電路并進行八倍并行擴展，譯碼器關鍵方程求解模塊基于修正的歐幾里德算法設計了一種便于硬件實現(xiàn)的脈動關鍵方程求解結(jié)構，其他模塊均采用九倍并行實現(xiàn)。由于進行了超前運算、流水線及并行處理，使編解碼的數(shù)據(jù)吞吐量大為提高，同時延時更小。 本論文設計了C++仿真平臺，并與HDL代碼結(jié)果進行了對比驗證。Verilog HDL代碼經(jīng)過modelsim仿真驗證，并在ALTERA STRATIX3 EP3SL15OF1152C2 FPGA上進行綜合驗證以及靜態(tài)時序分析，綜合軟件為QUATURSⅡ V8．0。驗證及測試表明，本設計在滿足編解碼基本功能的基礎上，能夠?qū)崿F(xiàn)數(shù)據(jù)的高吞吐量和低延時傳輸，達到性能指標要求。本論文在基于FPGA的RS（255，223）編解碼器的高速并行實現(xiàn)方面的研究成果，具有通用性、可移植性，有一定的理論及經(jīng)濟價值。
上傳時間： 2013-04-24
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ICD2仿真燒寫器--USB驅(qū)動程序。。
上傳時間： 2013-07-29
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