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ii軟核

  • Nios II 系列處理器配置選項(xiàng)

        Nios II 系列處理器配置選項(xiàng):This chapter describes the Nios® II Processor parameter editor in Qsys and SOPC Builder. The Nios II Processor parameter editor allows you to specify the processor features for a particular Nios II hardware system. This chapter covers the features of the Nios II processor that you can configure with the Nios II Processor parameter editor; it is not a user guide for creating complete Nios II processor systems.

    標(biāo)簽: Nios II 列處理器

    上傳時(shí)間: 2015-01-01

    上傳用戶:mahone

  • Nios II內(nèi)核詳細(xì)實(shí)現(xiàn)

    Nios II內(nèi)核詳細(xì)實(shí)現(xiàn)

    標(biāo)簽: Nios 內(nèi)核

    上傳時(shí)間: 2015-01-01

    上傳用戶:源碼3

  • 基于FPGA的GPIB接口IP核的研究與設(shè)計(jì)

    基于FPGA的GPIB接口IP核的研究與設(shè)計(jì)

    標(biāo)簽: FPGA GPIB 接口 IP核

    上傳時(shí)間: 2013-10-19

    上傳用戶:wudu0932

  • ISE新建工程及使用IP核步驟詳解

    ISE新建工程及使用IP核步驟詳解

    標(biāo)簽: ISE IP核 工程

    上傳時(shí)間: 2015-01-01

    上傳用戶:liuxinyu2016

  • 清華大學(xué)Altera FPGA工程師成長(zhǎng)手冊(cè)(光盤視頻)

       《Altera FPGA工程師成長(zhǎng)手冊(cè)》以altera公司的fpga為例,由淺入深,全面、系統(tǒng)地詳細(xì)講述了基于可編程邏輯技術(shù)的設(shè)計(jì)方法。《Altera FPGA工程師成長(zhǎng)手冊(cè)》講解時(shí)穿插了大量典型實(shí)例,便于讀者理解和演練。另外,為了幫助讀者更好地學(xué)習(xí),《Altera FPGA工程師成長(zhǎng)手冊(cè)》提供了配套語(yǔ)音教學(xué)視頻,這些視頻和《Altera FPGA工程師成長(zhǎng)手冊(cè)》源代碼一起收錄于《Altera FPGA工程師成長(zhǎng)手冊(cè)》配書光盤中。   《Altera FPGA工程師成長(zhǎng)手冊(cè)》涉及面廣,從基本的軟件使用到一般電路設(shè)計(jì),再到nios ⅱ軟核處理器的設(shè)計(jì),幾乎涉及fpga開發(fā)設(shè)計(jì)的所有知識(shí)。具體內(nèi)容包括:eda開發(fā)概述、altera quartus ii開發(fā)流程、altera quartus ii開發(fā)向?qū)Аhdl語(yǔ)言、基本邏輯電路設(shè)計(jì)、宏模塊、lpm函數(shù)應(yīng)用、基于fpga的dsp開發(fā)設(shè)計(jì)、sopc系統(tǒng)構(gòu)架、soc系統(tǒng)硬件開發(fā)、sopc系統(tǒng)軟件開發(fā)、nios ii常用外設(shè)、logiclock優(yōu)化技術(shù)等。

    標(biāo)簽: Altera FPGA 清華大學(xué) 工程師

    上傳時(shí)間: 2015-01-01

    上傳用戶:123啊

  • ISE_IP核創(chuàng)建教程及DDR3_ip核使用注意事項(xiàng)

    ISE_IP核創(chuàng)建教程及DDR3_ip核使用注意事項(xiàng)

    標(biāo)簽: ISE_IP DDR ip 教程

    上傳時(shí)間: 2015-01-01

    上傳用戶:wangyi39

  • Arria V系列 FPGA芯片白皮書(英文)

      Arria V系列 FPGA芯片基本描述  ?。?)28nm FPGA,在成本、功耗和性能上達(dá)到均衡;  ?。?)包括低功耗6G和10G串行收發(fā)器;   (3)總功耗比6G Arria II FPGA低40%;  ?。?)豐富的硬核IP模塊,提高了集成度   (5)目前市場(chǎng)上支持10.3125Gbps收發(fā)器技術(shù)、功耗最低的中端FPGA。

    標(biāo)簽: Arria FPGA V系列 芯片

    上傳時(shí)間: 2013-10-21

    上傳用戶:lht618

  • 基于NiosII軟核處理器的步進(jìn)電機(jī)接口設(shè)計(jì)

        NiosII軟核處理器是Altera公司開發(fā),基于FPGA操作平臺(tái)使用的一款高速處理器,為了適應(yīng)高速運(yùn)動(dòng)圖像采集,提出了一種基于NiosII軟核處理的步進(jìn)電機(jī)接口設(shè)計(jì),使用verilog HDL語(yǔ)言完成該接口設(shè)計(jì),最后通過(guò)QuartusII軟件,給出了實(shí)驗(yàn)仿真結(jié)果。

    標(biāo)簽: NiosII 軟核處理器 步進(jìn)電機(jī) 接口設(shè)計(jì)

    上傳時(shí)間: 2015-01-02

    上傳用戶:妄想演繹師

  • XAPP380 -利用CoolRunner-II CPLD創(chuàng)建交叉點(diǎn)開關(guān)

      This application note provides a functional description of VHDL source code for a N x N DigitalCrosspoint Switch. The code is designed with eight inputs and eight outputs in order to targetthe 128-macrocell CoolRunner™-II CPLD device but can be easily expanded to target higherdensity devices. To obtain the VHDL source code described in this document, go to sectionVHDL Code, page 5 for instructions.

    標(biāo)簽: CoolRunner-II XAPP CPLD 380

    上傳時(shí)間: 2013-10-26

    上傳用戶:kiklkook

  • XAPP944 - 將Xilinx CoolRunner-II CPLD用作數(shù)據(jù)流開關(guān)

      This application note shows how a Xilinx CoolRunnerTM-II CPLD can be used as a simplelogical switch that can quickly and reliably select between different MPEG video sources. Thesource code for the design is available on the Xilinx website, and is linked from the “VHDLCode” section. The code can be expanded by the user to perform additional operations usingthe remaining CPLD resources

    標(biāo)簽: CoolRunner-II Xilinx XAPP CPLD

    上傳時(shí)間: 2013-12-16

    上傳用戶:qwer0574

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