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本文介紹了利用EDA技術(shù)設(shè)計(jì)出與MCS-51系列微處理器指令集完全兼容的8位嵌入式微處理器芯片的IP核,并經(jīng)過(guò)驗(yàn)證獲得了滿意的效果。
上傳時(shí)間： 2013-11-14
上傳用戶(hù)：qq1604324866
本文介紹一個(gè)嵌入了TCP/IP 協(xié)議棧的89C52 單片機(jī)，通過(guò)圖像采集模塊，采用組播方式，實(shí)現(xiàn)了圖像采集與網(wǎng)絡(luò)傳輸?shù)墓δ?。文中給出了硬件接口電路與軟件設(shè)計(jì)的原理與實(shí)現(xiàn)方法。關(guān)鍵詞: TCP/IP； RTL8019AS； 圖像采集； 組播； 網(wǎng)絡(luò)攝像頭隨著網(wǎng)絡(luò)技術(shù)的發(fā)展和網(wǎng)絡(luò)應(yīng)用的普及，如何充分利用網(wǎng)絡(luò)資源來(lái)實(shí)現(xiàn)低成本、高可靠的遠(yuǎn)程視頻監(jiān)控，已成為一個(gè)技術(shù)熱點(diǎn)。本文介紹一個(gè)用單片機(jī)與圖像采集模塊接口，嵌入TCP/IP 協(xié)議棧，制作“網(wǎng)絡(luò)攝像頭”的方法。本網(wǎng)絡(luò)攝像頭在一個(gè)組播式視頻圖像監(jiān)控系統(tǒng)中，只作為組播源向以太網(wǎng)發(fā)送視頻圖像數(shù)據(jù)；其它監(jiān)控計(jì)算機(jī)則作為組播成員接收數(shù)據(jù)。整個(gè)視頻圖像發(fā)送和監(jiān)控系統(tǒng)在局域網(wǎng)中使用時(shí)，監(jiān)控接收端的PC 機(jī)只要加入了組播組，不必知道網(wǎng)絡(luò)攝像頭的IP 地址和MAC 地址，也不需要兩者的IP 地址是在同一網(wǎng)段，均可接收到網(wǎng)絡(luò)攝像頭發(fā)出的圖像數(shù)據(jù)，使用起來(lái)相當(dāng)方便。
標(biāo)簽： 單片機(jī) 圖像采集 網(wǎng)絡(luò)傳輸
上傳時(shí)間： 2013-12-18
上傳用戶(hù)：mhp0114
用VHDL語(yǔ)言進(jìn)行MCS－51兼容單片機(jī)ip核開(kāi)發(fā)
標(biāo)簽： VHDL MCS 51兼容 語(yǔ)言
上傳時(shí)間： 2013-10-28
上傳用戶(hù)：nem567397
采用DSP處理器TMS320C6416T,基于AES分組密碼算法和SPI總線實(shí)現(xiàn)IP視頻電話加密通信。設(shè)計(jì)了系統(tǒng)硬件結(jié)構(gòu)，選擇了合理的加密算法和加密方式，提出了高效的通信機(jī)制和數(shù)據(jù)格式，分析了軟硬件設(shè)計(jì)關(guān)鍵環(huán)節(jié)。
標(biāo)簽： C6416 6416T 6416 TMS
上傳時(shí)間： 2013-10-11
上傳用戶(hù)：yuzhou229843982
對(duì)于利用LabVIEW FPGA實(shí)現(xiàn)RIO目標(biāo)平臺(tái)上的定制硬件的工程師與開(kāi)發(fā)人員，他們可以很容易地利用所推薦的組件設(shè)計(jì)構(gòu)建適合其應(yīng)用的、可復(fù)用且可擴(kuò)展的代碼模塊。基于已經(jīng)驗(yàn)證的設(shè)計(jì)進(jìn)行代碼模塊開(kāi)發(fā)，將使現(xiàn)有IP在未來(lái)應(yīng)用中得到更好的復(fù)用，也可以使在不同開(kāi)發(fā)人員和內(nèi)部組織之間進(jìn)行共享和交換的代碼更好服用
標(biāo)簽： LabVIEW FPGA IP核 模塊設(shè)計(jì)
上傳時(shí)間： 2013-11-20
上傳用戶(hù)：lnnn30
QuartusII中利用免費(fèi)IP核的設(shè)計(jì) 作者：雷達(dá)室 以設(shè)計(jì)雙端口RAM為例說(shuō)明。 Step1：打開(kāi)QuartusII，選擇File—New Project Wizard，創(chuàng)建新工程，出現(xiàn)圖示對(duì)話框，點(diǎn)擊Next；
上傳時(shí)間： 2014-12-28
上傳用戶(hù)：fghygef
基于FPGA的GPIB接口IP核的研究與設(shè)計(jì)
上傳時(shí)間： 2013-11-04
上傳用戶(hù)：bensonlly
ISE新建工程及使用IP核步驟詳解
上傳時(shí)間： 2013-11-18
上傳用戶(hù)：peterli123456
以Altera公司的Quartus Ⅱ 7.2作為開(kāi)發(fā)工具，研究了基于FPGA的DDS IP核設(shè)計(jì)，并給出基于Signal Tap II嵌入式邏輯分析儀的仿真測(cè)試結(jié)果。將設(shè)計(jì)的DDS IP核封裝成為SOPC Builder自定義的組件，結(jié)合32位嵌入式CPU軟核Nios II，構(gòu)成可編程片上系統(tǒng)（SOPC），利用極少的硬件資源實(shí)現(xiàn)了可重構(gòu)信號(hào)源。該系統(tǒng)基本功能都在FPGA芯片內(nèi)完成，利用 SOPC技術(shù)，在一片 FPGA 芯片上實(shí)現(xiàn)了整個(gè)信號(hào)源的硬件開(kāi)發(fā)平臺(tái)，達(dá)到既簡(jiǎn)化電路設(shè)計(jì)、又提高系統(tǒng)穩(wěn)定性和可靠性的目的。
標(biāo)簽： FPGA DDS IP核 設(shè)計(jì)方案
上傳時(shí)間： 2013-11-06
上傳用戶(hù)：songkun
In the past decade, the size and complexity of manyFPGA designs exceeds the time and resourcesavailable to most design teams, making the use andreuse of Intellectual Property (IP) imperative.However, integrating numerous IP blocks acquiredfrom both internal and external sources can be adaunting challenge that often extends, rather thanshortens, design time. As today's designs integrateincreasing amounts of functionality, it is vital thatdesigners have access to proven, up-to-date IP fromreliable sources.
上傳時(shí)間： 2013-11-15
上傳用戶(hù)：lyy1234
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