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mS-QuickBASIC

  • P3.18. An analog signal xa(t) = sin (100πt) is sampled using the following sampling intervals. In e

    P3.18. An analog signal xa(t) = sin (100πt) is sampled using the following sampling intervals. In each case plot the spectrum of the resulting discrete-time signal. Ts= 0.1 ms, Ts= 1 ms, Ts = 0.01 Sec

    標簽: following intervals sampling sampled

    上傳時間: 2017-07-12

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  • 遍歷數據庫:從SQLSERVER6.5開始

    遍歷數據庫:從SQLSERVER6.5開始,MS提供了一個非常有用的系統存儲過程sp_MSforeachtable和sp_MSforeachDB;作為DBA會經常需要檢查所有的數據庫或用戶表,比如:檢查所有數據庫的容量 看看指定數據庫所有用戶表的容量,所有表的記錄數,我們一般處理這樣的問題都是用游標分別處理處理,比如:在數據庫檢索效率非常慢時,我們想檢查數據庫所有的用戶表,我們就必須這樣寫游標:

    標簽: SQLSERVER 6.5 數據庫

    上傳時間: 2014-01-20

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  • 操作系統 JCINX操作系統開發 從計算機領域出現第一個OS開始

    操作系統 JCINX操作系統開發 從計算機領域出現第一個OS開始,OS就成為眾多計算機專家,以及各種計算機愛好者關注,研究,實踐的寵兒。經過幾十年的迅速發展,當今世界已經存在多種面向不同領域,不同平臺,不同用途的OS,比如完全面向IBM PC的已經過時的單任務OS MS-DOS,以及當今的主流PC操作系統MS-Windows系列,面向從大型機到桌面電腦,甚至掌上電腦的Unix以及其多種變種,還有分布式OS,實時OS,嵌入式OS,還有形形色色的面向研究的各種OS。

    標簽: JCINX 操作系統 操作 系統開發

    上傳時間: 2014-08-22

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  • 動態創建數據庫

    動態創建數據庫,表,字段。在vista系統下動態創建數據庫,數據庫使用的MS sql2005。

    標簽: 動態 數據庫

    上傳時間: 2017-08-10

    上傳用戶:z1191176801

  • stm32中準確延時用的文件,因為時鐘速度過快且應用廣

    stm32中準確延時用的文件,因為時鐘速度過快且應用廣,要實現ms的延遲是很困難的,所以用嘀嗒時鐘。

    標簽: stm 32 延時 時鐘

    上傳時間: 2013-12-14

    上傳用戶:llandlu

  • 里面是各種經典的算法實現

    里面是各種經典的算法實現,大家可以下載下來學習交流,其中有ms的面試題目啊。

    標簽: 算法

    上傳時間: 2017-09-05

    上傳用戶:zhaiye

  • 開源的HTML文本編輯器

    這個開源的HTML文本編輯器可以讓Web程序擁有如MS Word這樣強大的編輯功能. FCKeditor支持當前流行的瀏覽器如IE,Firefox,Netscape,Opera等戲中的坦克所遇到的障礙物主要有墻、炸彈(泡泡)。坦克的所到之處都可以留下炸彈,炸彈會在一定時間內爆炸,一旦對手被炸到,你就贏了~

    標簽: FCKeditor Netscape Firefox Opera

    上傳時間: 2014-03-28

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  • 一個很完整的計算器代碼

    一個很完整的計算器代碼,能實MS,MR,M+,MC等功能,在wince環境下開發,所用的開發工具是evc。這個程序比較完善,希望大家喜歡,謝謝!

    標簽: 計算器 代碼

    上傳時間: 2017-09-19

    上傳用戶:youmo81

  • 計算機應用專業學生選課系統畢業論文

    計算機應用專業學生選課系統畢業論文,asp+MS SQL Server設計,較詳細。

    標簽: 計算機應用 畢業論文

    上傳時間: 2013-12-14

    上傳用戶:lgnf

  • FPGA的多路可控脈沖延遲系統.docx

     1  系統功能   本系統擬定對頻率范圍在1~50 kHz左右的TTL電平脈沖序列進行多路延遲處理。各路延遲時間分別由單片機動態設定,最大延遲時間為1 ms,最大分辨率為0.15 ns級。  3  方案實現   系統選用Actel公司的ProASIC3 A3P250芯片實現數字部分。系統時鐘由外部50 MHz晶振提供,時鐘引腳連接到FPGA的CCC全局時鐘引腳上;頻率可以通過FPGA內部的PLL實現倍頻和分頻,設定需要的頻率。由于在多路脈沖延遲方案中電路的同步是保證控制正確的條件,所以應該首先為電路提供一個基準脈沖。

    標簽: FPGA的多路可控脈沖延遲

    上傳時間: 2015-04-25

    上傳用戶:justgo123

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