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ST188光耦隔離+LM339四路比較器電路 Altium設計 硬件原理圖+PCB文件
上傳時間： 2022-04-06
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變電站是電力系統(tǒng)的一個重要環(huán)節(jié)，它的運行情況直接影響到電力系統(tǒng)的可靠、經濟運行。一個變電站運行情況的優(yōu)劣，在很大程度上取決于其二次設備的工作性能。現(xiàn)在的變電站有三種運行模式：一種是常規(guī)變電站，一種是部分實現(xiàn)微機管理、具有一定自動化水平的變電站，再有一種是實現(xiàn)無人值班、全面微機化的綜合自動化變電站。在常規(guī)變電站中，其繼電保護、中央信號系統(tǒng)、變送器、遠動及故障錄波裝置等所有二次設備都是采用傳統(tǒng)的分立式設備，而且站內配備大量控制、保護、記錄用屏盤。使裝備設置復雜，占地面積大，日常維護管理工作繁重。這種常規(guī)變電站的一個致命弱點是不具備自診斷能力，對二次系統(tǒng)本身的故障無法監(jiān)測。因此，這種常規(guī)變電站已逐漸被淘汰。 要提高變電站運行的可靠性及經濟性，一個最有效的方法就是提高變電站運行管理的自動化水平，實現(xiàn)變電站的綜合自動化，以微機化的新型二次設備取代傳統(tǒng)使用的分立式設備。開發(fā)集保護、控制、監(jiān)測及遠動等功能為一體的新型設備，并實現(xiàn)設備共享、信息資源共享，使變電站設計簡捷、布局緊湊，運行更加可靠安全。 隨著微型計算機技術、集成電路技術的迅速發(fā)展，原來越多的新技術和新產品應用到變電站的二次設備中去，使變電站的二次設備得到不斷的更新?lián)Q代。該項研究把一種新型的低壓電能量測量芯片與高性能的數(shù)字信號處理器(DSP)結合起來，利用DSP體積小、功能強、功耗低、速度快、性價比高等優(yōu)點，設計出新型的變電站線路測控單元，實現(xiàn)對高壓線路的測量、監(jiān)視和控制，這種新型的二次設備比傳統(tǒng)的二次設備具有更高的精度和更快的相應速度。 與此同時，網(wǎng)絡理論和技術的發(fā)展，也使變電站監(jiān)控系統(tǒng)的結構發(fā)生了很大的變化，由原來的集中控制型逐步過渡到功能分散、模塊化的分散網(wǎng)絡型，通過現(xiàn)場總線，使主控室和現(xiàn)場之間的聯(lián)系變成了串行通信聯(lián)系，從而提高的系統(tǒng)的可靠性和可維護性。CAN總線應用于變電站的監(jiān)控系統(tǒng)中，組成變電站的數(shù)據(jù)通信網(wǎng)絡，可以提高系統(tǒng)的抗干擾能力和容錯能力。 該文就以上的兩個方面進行研究和設計，主要內容包括：一是在簡單介紹新型電能測量芯片和DSP的基本知識的基礎上，提出了一個變電站測控單元的設計方案，并從從硬件和軟件兩個方面進行了詳細的介紹，主要部分是對測量模塊的設計；二是系統(tǒng)的通信接口模塊設計，從硬件和軟件方面詳細的介紹了通信模塊的三種不同的通信接口的設計，分別是RS-232串行通信、RS-485總線通信、CAN總線通信；三是在分析現(xiàn)代測控系統(tǒng)發(fā)展歷史，指出了現(xiàn)場總線測控系統(tǒng)的優(yōu)越性；四是設計出的測控系統(tǒng)單元的基礎上，利用CAN現(xiàn)場總線構建變電站的綜合監(jiān)控系統(tǒng)。 該文提出的方案、技術以及結論對于變電站監(jiān)控系統(tǒng)和自綜合動化系統(tǒng)的研究開發(fā)、工程設計都具有實際的參考意義。
上傳時間： 2013-04-24
上傳用戶：fhzm5658
多電平逆變器中每個功率器件承受的電壓相對較低，因此可以用低耐壓功率器件實現(xiàn)高壓大容量逆變器，且采用多電平變換技術可以顯著提高逆變器輸出電壓的質量指標。因此，隨著功率器件的不斷發(fā)展，采用多電平變換技術將成為實現(xiàn)高壓大容量逆變器的重要途徑和方法。本文選取其中一種極具優(yōu)勢的多電平拓撲結構一級聯(lián)多電平變頻器作為研究對象，完成了其拓撲結構、控制策略及測控系統(tǒng)的設計。 @@ 首先，對多電平變頻器的研究意義，國內外現(xiàn)狀進行了分析，比較了三種成熟拓撲結構的特點，得出了級聯(lián)型多電平變頻器的優(yōu)點，從而將其作為研究對象。對比分析了四種調制策略，確定載波移相二重化的調制方法和恒壓頻比的控制策略，進行數(shù)學分析和理論仿真，得出了選擇的正確性及可行性。并指出了級聯(lián)單元個數(shù)與載波移相角的關系和調制比對輸出電壓的影響；完成了級聯(lián)變頻器數(shù)學模型的建立和死區(qū)效應的分析。 @@ 其次，完成了相關硬件的設計，包括DSP、CPLD、IPM的選型，系統(tǒng)電源的設計、檢測(轉速、電流、電壓、故障)電路的設計、通信電路的設計等。用Labwindows/CVI實現(xiàn)了上位機界面的編寫，實現(xiàn)了開關機、設定轉速、通信配置、電壓電流轉速檢測、電流軟件濾波、諧波分析。編寫了下位機DSP的串口通信、AD轉換、轉速檢測(QEP)以及部分控制程序。 @@ 最后，在實驗臺上完成硬件和軟件的調試，成功的實現(xiàn)了變頻器載波移相SPWM的多電平輸出，并驅動異步電機進行了空載變頻試驗，測控界面能準確的與下位機進行通信，快捷的給定各種控制命令，并能實時的顯示變頻器的輸出頻率、輸出電壓和輸出電流，為實驗調試增加了方便性，提高了工作效率。 @@關鍵詞：級聯(lián)多電平逆變器；載波移相；IPM；DSP；Labwindows/CVI；測控界面
標簽： 級聯(lián) 電平變頻器 測控系統(tǒng)
上傳時間： 2013-04-24
上傳用戶：米卡
隨著“節(jié)能環(huán)保”概念的提出，以解決電力緊張，環(huán)境污染等問題為目的的新能源利用方案得到迅速的推廣，使得分布式發(fā)電備受關注，即將成為世界各國重要的發(fā)電形式。帶有分布式電源的配電網(wǎng)及電力電子裝置的大量應用致使電能質量下降，如何將分布式發(fā)電系統(tǒng)的能量回饋至電網(wǎng)的同時有效改善電能質量是一個重要的問題，因此在分布式發(fā)電系統(tǒng)中起電能變換作用的逆變器成為研究的一個熱點。本篇主要以電壓型并網(wǎng)逆變器為研究對象，對并網(wǎng)逆變器的拓撲結構、控制策略、參數(shù)的選擇、并網(wǎng)實驗等方面作出了詳細的分析和研究。 首先根據(jù)帶有分布式發(fā)電的配電網(wǎng)的特點提出一種新的諧波治理思路，即將改善電能質量的有源濾波技術結合到分布式逆變電源中，設計一種新型的多功能并網(wǎng)逆變器。用開關函數(shù)法建立了并網(wǎng)逆變器小信號數(shù)學模型，確定了以PI閉環(huán)調節(jié)為核心的復合控制策略，同時為了使輸出電流控制達到更好的效果，采用電網(wǎng)電壓前饋補償方法抵消電網(wǎng)電壓擾動對并網(wǎng)電流的影響；基于瞬時無功功率的id-iq諧波電流檢測算法能精確檢測和分離所需要的有功和諧波分量；基于DSP的軟件鎖相控制算法能實現(xiàn)并網(wǎng)電流與電網(wǎng)電壓同頻同相。 其次對并網(wǎng)逆變器控制系統(tǒng)的軟硬件進行了分塊設計：對逆變系統(tǒng)的A/D轉換電路、逆變驅動電路、PWM信號發(fā)生電路等電路進行了詳細地分析和說明。利用DSP主控芯片TMS320LF2407A內部的SCI異步串行通信接口實現(xiàn)了逆變器的人機交互功能，利用其內嵌的CAN控制模塊實現(xiàn)了逆變器的并機通信功能；同時在TI DSP2000的運行環(huán)境下給出控制系統(tǒng)的主程序和周期中斷子程序流程。 最后開發(fā)了以功率器件IPM構成的三相PWM變流橋主電路的多功能逆變電源實驗平臺和相關配套輔助電路，完成了逆變電源的輸出有功功率及消除諧波的實驗并給出了裝置樣機的實物圖以及實驗波形圖。驗證了逆變器工作原理分析的正確性和系統(tǒng)設計思路的可行性。 本文所做工作拓寬了帶有分布式發(fā)電的配電網(wǎng)諧波治理的思路，對推動我國節(jié)能供電、新能源的利用以及改善電網(wǎng)電能質量等方面具有一定的理論意義和較強的實用價值。
標簽： 諧波抑制 分布式發(fā)電 并網(wǎng)逆變器
上傳時間： 2013-06-06
上傳用戶：amandacool
通用異步收發(fā)器(Universal Asynchronous Receiver Transmitter，UART)是一種能同時支持短距離和長距離數(shù)據(jù)傳輸?shù)拇型ㄐ沤涌冢粡V泛應用于微機和外設之間的數(shù)據(jù)交換。像8251、NS8250、NS16550等都是常用的UART芯片，但是這些專用的串行接口芯片的缺點是數(shù)據(jù)傳輸速率比較慢，難以滿足高速率數(shù)據(jù)傳輸?shù)膱龊希匾木褪撬鼈兌季哂胁豢梢浦残裕虼艘眠@些芯片來實現(xiàn)PC機和FPGA芯片之間的通信，勢必會增加接口連線的復雜程度以及降低整個系統(tǒng)的穩(wěn)定性和有效性。 本課題就是針對UART的特點以及FPGA設計具有可移植性的優(yōu)勢，提出了一種基于FPGA芯片的嵌入式UART設計方法，其中主要包括狀態(tài)機的描述形式以及自頂向下的設計方法，利用硬件描述語言來編制UART的各個子功能模塊以及頂層模塊，之后將其集成到FPGA芯片的內部，這樣不僅能解決傳統(tǒng)UART芯片的缺點而且同時也使整個系統(tǒng)變得更加具有緊湊性以及可靠性。 本課題所設計的LIART支持標準的RS-232C傳輸協(xié)議，主要設計有發(fā)送模塊、接收模塊、線路控制與中斷仲裁模塊、Modem控制模塊以及兩個獨立的數(shù)據(jù)緩沖區(qū)FIFO模塊。該模塊具有可變的波特率、數(shù)據(jù)幀長度以及奇偶校驗方式，還有多種中斷源、中斷優(yōu)先級、較強的抗干擾數(shù)據(jù)接收能力以及芯片內部自診斷的能力，模塊內分開的接收和發(fā)送數(shù)據(jù)緩沖寄存器能實現(xiàn)全雙工通信。除此之外最重要的是利用IP模塊復用技術設計數(shù)據(jù)緩沖區(qū)FIFO，采用兩種可選擇的數(shù)據(jù)緩沖模式。這樣既可以應用于高速的數(shù)據(jù)傳輸環(huán)境，也能適合低速的數(shù)據(jù)傳輸場合，因此可以達到資源利用的最大化。 在具體的設計過程中，利用Synplify Pro綜合工具、ModelSim仿真工具、ISE集成的軟件開發(fā)環(huán)境中對各個功能模塊進行綜合優(yōu)化、仿真驗證以及下載實現(xiàn)。各項數(shù)據(jù)結果表明，本課題中所設計的UART滿足預期設計目標。
上傳時間： 2013-08-02
上傳用戶：rocketrevenge
現(xiàn)代的計算機追求的是更快的速度、更高的數(shù)據(jù)完整性和靈活性。無論從物理性能，還是從電氣性能來看，現(xiàn)今的并行總線都已出現(xiàn)了某些局限，無法提供更高的數(shù)據(jù)傳輸率。而SATA以其傳輸速率快、支持熱插拔、可靠的數(shù)據(jù)傳輸?shù)忍攸c，得到各行業(yè)越來越多的支持。 目前市場上的SATA IP CORE都是面向IC設計的，不利于在FPGA上集成，因此，本文在Xilinx公司的Virtex5系列FPGA上實現(xiàn)SATAⅡ協(xié)議，對SATA技術的推廣、國內邏輯IP核的發(fā)展都有一定的意義。 本文將SATAⅡ協(xié)議的FPGA實現(xiàn)劃分成物理層、鏈路層、傳輸層和應用層四個模塊。提出了物理層串行收/發(fā)器設計以及物理鏈路初始化方案。分析了鏈路層模塊結構，給出了作為SATAⅡ鏈路層核心的狀態(tài)機的設計。為滿足SATAⅡ協(xié)議3．0Gbps的速率，采用擴大數(shù)據(jù)處理位寬的方法，設計完成了鏈路層的16b/20b編碼模塊，同時為提高數(shù)據(jù)傳輸可靠性和信號的穩(wěn)定性，分別實現(xiàn)了鏈路層CRC校驗模塊和并行擾碼模塊。在描述協(xié)議傳輸層的模塊結構的基礎上，給出了作為傳輸層核心的狀態(tài)機的設計，并以DMA DATA OUT命令的操作為例介紹了FIS在傳輸層中的處理過程。完成了命令層協(xié)議狀態(tài)機的設計，并實現(xiàn)了SATAⅡ新增功能NCQ技術，從而使得數(shù)據(jù)傳輸更加有效。最后為使本設計應用更加廣泛，設計了基于AHB總線的用戶接口。 本設計采用Verilog HDL語言對需要實現(xiàn)的電路進行描述，并使用Modelsim軟件仿真。仿真結果表明，本文設計的邏輯電路可靠穩(wěn)定，與SATAⅡ協(xié)議定義功能一致。
上傳時間： 2013-06-16
上傳用戶：cccole0605
卷積碼是廣泛應用于衛(wèi)星通信、無線通信等多種通信系統(tǒng)的信道編碼方式。Viterbi算法是卷積碼的最大似然譯碼算法，該算法譯碼性能好、速度快，并且硬件實現(xiàn)結構比較簡單，是最佳的卷積碼譯碼算法。隨著可編程邏輯技術的不斷發(fā)展，使用FPGA實現(xiàn)Viterbi譯碼器的設計方法逐漸成為主流。不同通信系統(tǒng)所選用的卷積碼不同，因此設計可重配置的Viterbi譯碼器，使其能夠滿足多種通信系統(tǒng)的應用需求，具有很重要的現(xiàn)實意義。 本文設計了基于FPGA的高速Viterbi譯碼器。在對Viterbi譯碼算法深入研究的基礎上，重點研究了Viterbi譯碼器核心組成模塊的電路實現(xiàn)算法。本設計中分支度量計算模塊采用只計算可能的分支度量值的方法，節(jié)省了資源；加比選模塊使用全并行結構保證處理速度；幸存路徑管理模塊使用3指針偶算法的流水線結構，大大提高了譯碼速度。在Xilinx ISE8.2i環(huán)境下，用VHDL硬件描述語言編寫程序，實現(xiàn)(2，1，7)卷積碼的Viterbi譯碼器。在(2，1，7)卷積碼譯碼器基礎上，擴展了Viterbi譯碼器的通用性，使其能夠對不同的卷積碼譯碼。譯碼器根據(jù)不同的工作模式，可以對(2，1，7)、(2，1，9)、(3，1，7)和(3，1，9)四種廣泛運用的卷積碼譯碼，并且可以修改譯碼深度等改變譯碼器性能的參數(shù)。 本文用Simulink搭建編譯碼系統(tǒng)的通信鏈路，生成測試Viterbi譯碼器所需的軟判決輸入。使用ModelSim SE6.0對各種模式的譯碼器進行全面仿真驗證，Xilinx ISE8.2i時序分析報告表明譯碼器布局布線后最高譯碼速度可達200MHz。在FPGA和DSP組成的硬件平臺上進一步測試譯碼器，譯碼器運行穩(wěn)定可靠。最后，使用Simulink產生的數(shù)據(jù)對本文設計的Viterbi譯碼器的譯碼性能進行了分析，仿真結果表明，在同等條件下，本文設計的Viterbi譯碼器與Simulink中的Viterbi譯碼器模塊的譯碼性能相當。
上傳時間： 2013-06-24
上傳用戶：myworkpost
MPEG-2是MPEG組織在1994年為了高級工業(yè)標準的圖象質量以及更高的傳輸率所提出的視頻編碼標準，其優(yōu)秀性使之成為過去十年應用最為廣泛的標準，也是未來十年影響力最為廣泛的標準之一。 本文以MPEG-2視頻標準為研究內容，建立系統(tǒng)級設計方案，設計FPGA原型芯片，并在FPGA系統(tǒng)中驗證視頻解碼芯片的功能。最后在0.18微米工藝下實現(xiàn)ASIC的前端設計。完成的主要工作包括以下幾個方面： 1.完成解碼系統(tǒng)的體系結構的設計，采用了自頂而下的設計方法，實現(xiàn)系統(tǒng)的功能單元的劃分；根據(jù)其視頻解碼的特點，確定解碼器的控制方式；把視頻數(shù)據(jù)分文幀內數(shù)據(jù)和幀間數(shù)據(jù)，實現(xiàn)兩種數(shù)據(jù)的并行解碼。 2.實現(xiàn)了具體模塊的設計：根據(jù)本文研究的要求，在比特流格式器模塊設計中提出了特有的解碼方式；在可變長模塊中的變長數(shù)據(jù)解碼采用組合邏輯外加查找表的方式實現(xiàn)，大大減少了變長數(shù)據(jù)解碼的時間；IQ、IDCT模塊采用流水的設計方法，減少數(shù)據(jù)計算的時間：運動補償模塊，針對模塊數(shù)據(jù)運算量大和訪問幀存儲器頻繁的特點，采用四個插值單元同時處理，增加像素緩沖器，充分利用并行性結構等方法來加快運動補償速度。 3.根據(jù)視頻解碼的參考軟件，通過解碼系統(tǒng)的仿真結果和軟件結果的比較來驗證模塊的功能正確性。最后用FPGA開發(fā)板實現(xiàn)了解碼系統(tǒng)的原型芯片驗證，取得了良好的解碼效果。 整個設計采用Verilog HDL語言描述，通過了現(xiàn)場可編程門陣列(FPGA)的原型驗證，并采用SIMC0.18μm工藝單元庫完成了該電路的邏輯綜合。經過實際視頻碼流測試，本文設計可以達到MPEG-2視頻主類主級的實時解碼的技術要求。
上傳時間： 2013-07-27
上傳用戶：ice_qi
現(xiàn)代社會信息量爆炸式增長，由于網(wǎng)絡、多媒體等新技術的發(fā)展，用戶對帶寬和速度的需求快速增加。并行傳輸技術由于時鐘抖動和偏移，以及PCB布線的困難，使得傳輸速率的進一步提升面臨設計的極限；而高速串行通信技術憑借其帶寬大、抗干擾性強和接口簡單等優(yōu)勢，正迅速取代傳統(tǒng)的并行技術，成為業(yè)界的主流。 本論文針對目前比較流行并且有很大發(fā)展?jié)摿Φ膬煞N高速串行接口電路——高速鏈路口和Rocket I/O進行研究，并以Xilinx公司最新款的Virtex-5 FPGA為研究平臺進行仿真設計。本論文的主要工作是以某低成本相控陣雷達信號處理機為設計平臺，在其中的一塊信號處理板上，進行了基于LVDS(Low VoltageDifferential Signal)技術的高速LinkPort(鏈路口)設計和基于CML(Current ModeLogic)技術的Rocket I/O高速串行接口設計。首先在FPGA的軟件中進行程序設計和功能、時序的仿真，當仿真驗證通過之后，重點是在硬件平臺上進行調試。硬件調試驗證的方法是將DSP TS201的鏈路口功能與在FPGA中的模擬高速鏈路口相連接，進行數(shù)據(jù)的互相傳送，接收和發(fā)送的數(shù)據(jù)相同，證明了高速鏈路口設計的正確性。并且在硬件調試時對Rocket IO GTP收發(fā)器進行回環(huán)設計，經過回環(huán)之后接收到的數(shù)據(jù)與發(fā)送的數(shù)據(jù)相同，證明了Rocket I/O高速串行接口設計的正確性。
上傳時間： 2013-04-24
上傳用戶：戀天使569
高速、高精度已經成為伺服驅動系統(tǒng)的發(fā)展趨勢，而位置檢測環(huán)節(jié)是決定伺服系統(tǒng)高速、高精度性能的關鍵環(huán)節(jié)之一。光電編碼器作為伺服驅動系統(tǒng)中常用的檢測裝置，根據(jù)結構和原理的不同分為增量式和絕對式。本文從原理上對增量式光電編碼器和絕對式光電編碼器做了深入的分析，通過對比它們的特性，得出了絕對式光電編碼器更適合高速、高精度伺服驅動系統(tǒng)的結論。 絕對式光電編碼器精度高、位數(shù)多的特點決定其通信方式只能采取串行傳輸方式，且由相應的通信協(xié)議控制信息的傳輸。本文首先針對編碼器主要生產廠商日本多摩川公司的絕對式光電編碼器，深入研究了通信協(xié)議相關的硬件電路、數(shù)據(jù)幀格式、時序等。隨后介紹了新興的電子器件FPGA及其開發(fā)語言硬件描述語言Verilog HDL，并對基于FPGA的絕對式編碼器通信接口電路做了可行性的分析。在此基礎上，采用自頂向下的設計方法，將整個接口電路劃分成發(fā)送模塊、接收模塊、序列控制模塊等多個模塊，各個模塊采用Verilog語言進行描述設計編碼器接口電路。最終的設計在相關硬件電路上實現(xiàn)。最后，通過在TMS320F2812伺服控制平臺上編寫的硬件驅動程序驗證了整個設計的各項功能，達到了設計的要求。
上傳時間： 2013-07-11
上傳用戶：snowkiss2014
