文通過ALTERA公司的quartus II軟件，用Verilog HDL語言完成多功能數字鐘的設計。主要完成的功能為：計時功能，24小時制計時顯示；通過七段數碼管動態顯示時間；校時設置功能，可分別設置時、分、秒；跑表的啟動、停止 、保持顯示和清除。
標簽： quartus ALTERA 軟件
上傳時間： 2013-12-09
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用VHDL語言設計維特比 解碼器 是VHDL原代碼用ModelSim XE III 6.3c軟件實現仿真
標簽： VHDL ModelSim III 6.3
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2008自由電子FPGA開發板介紹MODELSIM經典教程
標簽： MODELSIM 2008 FPGA 電子
上傳時間： 2017-01-08
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如何在QuartusII中使用Modelsim的使用文檔，方便仿真
標簽： QuartusII Modelsim 文檔
上傳時間： 2014-01-18
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本文是Altera公司編寫的dspbuilder的設計方法，但是是英文原版的
標簽： dspbuilder Altera 編寫 設計方法
上傳時間： 2017-01-10
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modelsim使用教程，屬于入門內容，包括最基本的安裝、仿真內容
標簽： modelsim 使用教程
上傳時間： 2013-11-27
上傳用戶：hullow
關于altera公司產品的一些常見時序特征及問題（英文版電子書PDF格式）
標簽： altera 時序 特征
上傳時間： 2014-06-14
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Modelsim FLI接口設計實例，適合學習Modelsim fli接口編程者學習。
標簽： Modelsim FLI 接口 設計實例
上傳時間： 2014-10-30
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Altera FPGA_CPLD設計 基礎篇
標簽： FPGA_CPLD Altera
上傳時間： 2013-12-23
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altera官方網站上資料的示例代碼Quartus II Software Design Series Foundation
標簽： Foundation Software Quartus altera
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